Geforce-Grafikkarten: Nvidia über 7 Nanometer
Nvidia hat sich auf der Credit Suisse Annual Technology Conference 2019 zu den Plänen mit 7 nm geäußert. Wie so oft geht es nicht sonderlich ins Detail, aber man bekommt ein Gefühl dafür, dass Nvidia nichts überstürzen will.
Nvidia war jüngst auf der Credit Suisse Annual Technology Conference 2019 anwesend, um mit Investoren darüber zu reden, warum es eine gute Idee ist, das Geld in Jensen Huangs Firma zu stecken. Und dabei wird natürlich auch immer über die Zukunft des Unternehmens gesprochen, was im Falle von Nvidia auch bedeutet, dass man sich zum 7-nm-Prozess geäußert hat.
AMD hatte sein erstes Modell mit Navi auf 7 nm umgestellt und bei Nvidia steht dieser Schritt noch aus. Derzeit lässt man Turing in einem angepassten 12-nm-Prozess bei TSMC fertigen. Im Sommer 2019 wurde aber auch ein Deal mit Samsung über Fertigungskapazitäten in 7 nm abgeschlossen. Seitdem ist aber von außen betrachtet wenig zu diesem Thema passiert.
Einer der anwesenden Gäste aus dem Publikum fragte Nvidia im Zuge der Veranstaltung, ob man denn etwas erläutern könnte, wie den der Fahrplan zu 7-nm-Chips aussieht und was man erwarten kann. Und für wie wichtig Nvidia 7 nm hält.
Darauf antwortet CFO Colette Kress ausführlich. Kondensiert man die Antwort auf die elementaren Punkte herunter, bestätigt Kress die Arbeiten an 7 nm und bittet um etwas Geduld. "Wir werden immer etwas für euch in der Zukunft haben, aber wir möchten jeden ein bisschen mit unseren Plänen überraschen, wenn sie vorgestellt werden."
Auch lesenswert: Nvidia Ampere: Fokus angeblich auf "massiv" mehr Raytracing-Leistung und Rasterisierung
Generell sehen Kress und Nvidia zudem auch noch Potenzial im aktuellen Fertigungsprozess. Offenbar glaubt man nicht, dass der Custom-12-nm-Prozess vom TSMC, den man aktuell nutzt, bereits am Ende ist. Denkbar wäre, dass Nvidia das Portfolio bei der nächsten Generation nur teilweise umstellt. Man sieht auch keinen großen Nutzen darin, den Fertigungsprozess umzustellen, nur um ihn umgestellt zu haben. Vielmehr schaue man sich an, welcher Prozess gut zur Architektur passe und für die benötigte Leistung zweckgemäß ist.
Letztlich dürfte die Antwort, die wie so oft keine Details verrät, aber zu erwarten gewesen sein. Solange Nvidia im 12-nm-Prozess ausreichend schnelle Technik liefern kann, wird man wohl nicht umstellen - schon aus rein ökonomischen Gründen. Die Ausbeuten sind bei 7 nm gewiss unter denen von 12 nm. AMD wird die Zukunft mit "Big Navi" wohl maßgeblich beeinflussen. Nvidia zeigte sich zuletzt auch allgemein recht entspannt bei der Weiterentwicklung seiner Produkte. Beim [url=c]Chiplet-Design hat man angeblich keine große Eile[/url] und die ersten RTX-3000-Karten auf Basis von Ampere werden laut Gerüchten erst zur GTC 2020 erwartet.
Quielle: Seeking Alpha
Ihr müsst euch den Mist echt nicht von Schaffe abschauen.
a) "Schlechte Schrumpofbarkeit", ist so in etwa eine Aussage analog der Sportlervariante "vom Feeling her hatte er ein gutes Gefühl". Die Designs wurden nicht geshrinkt, weil sie nicht gut shrinkbar sind oder halt weil sie nun mal nicht geshrinkt wurden.
Technisch hätte man die selbstredend auf einen kleineren Node bringen können, aber, um es mit deinen Worten zu sagen: "zielführender" wäre wohl gewesen, zu sagen, dass dies nicht getan wurde aufgrund von Gründen wie voraussichtlich Platzbedarf, Fertigungskosten, vertragliche Erwägungen, etc.
b) Intels 14nm-Iterationen haben wenig mit 10nm zu tun, bzw. laut B.Swan eher umgekehrt, dass man durch die 10nm-Entwicklung noch weiteres Optimierungspotential bei 14nm entdeckt hat. Und die Logikdichte war ein selbstgestecktes Ziel, dass man ursprünglich zu optimistisch angesetzt hatte (22nm auf 14nm waren bereits Faktor 2,4 bzgl. der Logikdichte; für 10nm kam man zu selbstsicher auf die Idee Faktor 2,7 anzupeilen, was schlussendlich schief ging, wie hinlänglich bekannt ist).
"Es gibt keine reale Verfügbarkeit von 10nm CPUs." Ah, dann verkaufen Microsoft, Lenovo, Acer und bspw. Dell wohl Vaporware und die Ice Lake U-Tests sind alle frei erfunden. Komm' mal unter deinem Aluhut hervor.
c) "Entsprechend bauen sie Redundanzen und ein wenig geringere Transistordichten ein, um die für neue Prozesse höhere Fehlerrate zu kompensieren."
Je größer das Die wird, desto schwerer schlagen sich Fertigungsdefekte in Form eines schlechteren Yield nieder, was die Fertigung verteuert bzw. Chipausbeute senkt. Wie schon oben mehrfach geschrieben, ist die geringe Transistordichte ein Zugesträndnis an die kleinen Strukturgrößen in Verbindung mit dem Ziel der Fertigung eines HighPower/HighClock-Produktes.
Ursprünglich war die Erwähnung der Logikdichte nur ein wertungsfreier, interessanter Nebenaspekt zwischen mir und BlueKingMuch, den du aus unerfindlichen Gründen nun zerpfückt hast, ohne was sachdienliches dazu beitragen zu können, sozusagen "kaputtfabuliert" hast in dem Bestreben, anderen vorzuschreiben, welche Betrachtungen "zielführend" sind und welche nicht.
d) "Zen2 konnte sicher die Transistordichte etwas erhöhen". Erhöhen in Bezug auf was? Denn in Bezug auf Zen/+ kannst du wohl zweifelsfrei nicht gemeint haben, denn diese Aussage wäre vollkommen obsolet, denn für TSMCs N7 keine Erhöhung im Vergleich zu GFs 12LP oder gar 14LPP anzunehmen, wäre absurd. (Das alte Zeppelin-Die kommt nur auf gemittelte 22,5 MTr/mm2 und hierbei hat AMD zudem weitestgehend auf die mögliche Flächeneinsparung ausgehend vom 14LPP verzichtet, zugunsten einer höheren Performance.)
e) "Intel ... Mit jedem + am Prozess können sie dichter packen, weil die Fehlerrate sinkt." Ist übrigens falsch, denn Intel hat in 2018 mit 14nm++ die maximale Logikdichte des Prozesses explizit reduziert. Der ursprüngliche 14nm-Prozess (2014) erreichte bis zu 44 MTr/mm2, während man in 2018 zwecks höherem Takt die Dichte auf maximal 37 MTr/mm2 verrinigerte. (Wobei sich beide Angaben auf die High Density-Libs beziehen. Wesentliche Prozessorbereiche verwenden eine deutlich geringere Dichte, die entsprechend auch mit 14nm++ wieder sank, weil man ansonsten heute keine 5 GHz-Prozessoren anbieten könnte.)
f) "AMD steht im Vergleich mit einem sehr neuen Prozess da und kann deshalb bei weitem nicht so dicht packen." Wie oft willst du den Unsinn noch wiederholen? Der N7 ist nicht neu. Der Prozess befindet sich bei TSMC schon seit April 2018 in der High Volume Production und auch für AMD ist der Prozess nicht neu, denn die Massenfertigung von Vega 20 im N7 begann bereits deutlich vor dem Zen2-Chiplet. Und ganz offensichtlich hat es Apple bereits in 2Q18 geschafft seinen A12 mit 83 MTr/mm2 zu fertigen (der übrigens gar noch 12 % größer ist als das Zen2-Chiplet), sodass ein vermeintlich neuer Prozess nicht die Begründung für die Verwendung der geringeren Logikdichte sein kann. Ganz abgesehen davon, dass man Apple zur Erklärung nicht einmal heranziehen müsste, denn derartige Designentscheidungen sieht man auch bei den größeren Nodes und entsprechenden x86-Produkten. Und noch obskurer wird es, wenn man deine "Begründung" auf den seit 2014 von Intel verwendeten P1272 anwendet, aber da scheint dir offensichtlich kein Licht aufzugehen.
g) "14nm von GloFo war bei über 90% " solltest du erst mal mit einer Quelle belegen, denn derartig hohe Werte erreichen die Hersteller typischerweise nur bei Speicherbausteinen, nicht jedoch bei komplexen Logikbausteinen wie CPUs und GPUs und nicht nur dass du 90 % schreibst, es sollen auch gleich noch über 90 % gewesen sein.
Im Mai 2017 gab es Gerüchte zu einer angeblich hohen Ausbeute bei der Zen-Fertigung von über 80 % (nicht 90 %), die jedoch bereits problematisch waren, denn die jeweils zitierte Originalquelle, explizit als Rumor gekennzeichnet, schrieb nur von "about 80 %", während viele re-zitierende Quelle daraus ein "über 80 %" machten.
Beispielsweise sIODs mit defekten Speichercontroller könnten aber auf der TXR40-Plattform verwendet werden.
Nein. TSMCs N7 ist mit seiner High Density-Lib bis zu etwa 100 MTr/mm2 entwickelt worden und wie bereits geschrieben verwendete bereits Apple in 2018 den N7 für seinen A12 mit rd. 83 MTr/mm2 und dementsprechend eine deutlich frühere Version des Prozesses als es AMD mit dem Zen2-Chiplet tut.
Selbstredend und kompensiert wird da kein neuer Prozess, sondern bestenfalls die deutlich kleinere Strukturgröße. TSMC gibt den N7+ im Vergleich zum N7 mit einer möglichen Flächenreduktion um die 17 % an, mehr nicht. Größere Sprünge werden diesbezüglich erst mit dem nächten Full-Node möglich sein, d. h. dem N5.
Die moderate Steigerung sollte auch nicht verwundern, da im N7+ nur vier Schichten mittels EUV belichtet werden. Und da AMD offensichtlich die Transistordichte für das leistungsstarke und hoch taktende Zen2-Design soweit reduzieren musste, wird es auch in vergleichbarer Art auf den N7+ übertragen werden müssen. (Erwarten für Zen3 würde ich um die 60 - 66 MTr/mm2.)
Der N7+ ist bereits seit Mitte 2019 produktiv (dessen Risk-Production-Phase endete Ende Mai'19) und hat mittlerweile vergleichbare Yields zum N7 erreicht. Und bis zum Beginn von AMDs Massenfertigung in 2Q20 kann TSMC dem noch verbleibende Kinderkrankheiten austreiben.
Zu Zen4 kann man noch nichts sagen. AMD könnte aus Kostengründen beim N7+ bleiben, könnte aber auch auf den N5 wechseln oder sogar den in der Entwicklung befindlichen N5P abpassen.
Was hat TSMCs-Design mit Intel zu tun? Und hier sind deren 14nm nicht mit den 10nm zu verwechseln. Deren 14nm++ erreicht maximal eine Dichte von 37 MTr/mm2, jedoch kann diese High Desnity-Lib nicht für die schnellen Bereiche einer CPU genutzt werden, sodass auch hier mit einer nochmals geringeren Logikdichte gearbeitet werden muss.
Abseits dessen, wie schon gesagt, sind Intels 10nm (P1274) und TSMCs N7 (CLN7FF) in etwa vergleichbar und beide kommen mit ihrer High Density Lib auf etwa bis zu 100 MTr/mm2.
Ihr müsst euch den Mist echt nicht von Schaffe abschauen.
1) Ich schrieb, der IO Die wurde wegen zu schlechter "Schrumpofbarkeit" der IO Strukturen auf 14nm belassen - ist so übrigens Originalaussage von AMD und von diversen Seiten bestätigt, dass die auf dem IO befindlichen Teile schlecht schrumpfen - im Vergleich zu den Kernen.
2) Habt ihr selbst in der Diskussion selbst bedacht, dass Apple lediglich im Low Power Segment unterwegs ist und damit eben die hohe Dichte fahren kann. CPUs mit mehr Rechenpower können das eben nicht.
3) Intel hat insofern was mit TSMC zu tun, als dass sie die Transistordichte der aktuellen CPUs ja nicht aus der Luft greifen, sondern durch eine Iteration von 5 Verbesserungsstufen des 14nm Prozesses erreicht haben. Ursprünglich waren die auch nicht bei den aktuellen 37MTr/mm².
Der 10nm Prozess zeigt sehr deutlich, dass er nicht für die von Intel vorgesehene Transistordichte taugt. Es gibt keine reale Verfügbarkeit von 10nm CPUs.
4) Natürlich kompensiert AMD mit der geringeren Dichte einen für sie neuen Prozess. Ist auch nichts neues... oder gar ungewöhnlich.
AMD hat viel Erfahrung mit dem Wechsel auf neue Prozesse und damit verbundenen Risiken. Entsprechend bauen sie Redundanzen und ein wenig geringere Transistordichten ein, um die für neue Prozesse höhere Fehlerrate zu kompensieren.
Vega VII bzw. die MI50 und 60 Versionen waren der erste Schuss bei GPUs.
Daraus wurde gelernt und die RDNA GPUs konnten ein klein wenig bessere Transistordichte fahren.
Bei den CPUs war Zen1 ebenfalls der erste Schuss mit einigen Sicherheiten. Aber Zen+, Zen2 und Zen3 waren in der Entwicklung so nah bei einander, dass nur Zen 3 wirklich von den Erfahrungen mit dem N7 Prozess profitiert und leider gleich wieder Sicherheiten für den neuen N7+ einbauen muss.
Zen2 konnte sicher die Transistordichte etwas erhöhen.
Allerdings werden weder AMD, noch Intel mal eben neue Belichtungsmasken erstellen, wenn die Fehlerrate des Prozesses sinkt und sie etwas dichter packen können.
Das passiert dann erst mit der nächsten CPU / GPU Generation auf dem gleichen Prozess.
Auch das ist eigentlich alles ein ziemlich alter Hut und schon zur Genüge auf diversen Techseiten besprochen worden.
Jetzt noch drüber zu fabulieren, weshalb AMD eine geringere Transistordichte als Intel hat, ist nicht wirklich zielführend. (Wie ihr in den vorhergehenden Beiträgen gemacht habt)
Intel optimiert den 14nm Prozess zu tode, um aus der Xten Skylake Refresh Version noch mehr Leistung zu holen.
Mit jedem + am Prozess können sie dichter packen, weil die Fehlerrate sinkt.
AMD steht im Vergleich mit einem sehr neuen Prozess da und kann deshalb bei weitem nicht so dicht packen. N7 und N7+ sind auch keine auf einander aufbauenden Iterationen. Das Einsetzen von EUV bringt eigene Fehler mit sich und so kann man das nicht als reine Verbesserung von N7 sehen. Auch wenn der Yield inzwischen gleichauf mit N7 liegt, hilft das AMD nicht, da Zen3 schon Produktionsreif ist und damit auch die Belichtungsmasken fertig sind.
Da sind aber auch wieder eigene Gegenmaßnahmen gegen die anfänglich hohe Fehlerdichte eingebaut - und selbst die aktuelle Ausbeute aus N7 ist bei weitem noch nicht so gut, wie beim alten 14nm Prozess bei GF.
N7 liegt bei ca. 70% 8 core Yields... 14nm von GloFo war bei über 90%.
Wenn du jetzt noch glaubst, die geringere Transistordichte gehört nicht zu Gegenmaßnahmen gegen geringe Ausbeute, bin ich echt überfragt, wie man es dir besser zeigen kann.
Ist jetzt klar, weshalb ich Intels Prozess mit AMD verglichen hab?
PS: Daran was zu ändern ist im Sinne von "Economic selection of target and upper limits" nicht immer sinnvoll, wenn Investitionen sich nicht ausreichend rentieren und eher N7+ weiter vorangetrieben werden soll. N7 war eher ein Zwischenschritt - weil es machbar war.
Beispielsweise sIODs mit defekten Speichercontroller könnten aber auf der TXR40-Plattform verwendet werden.
Die moderate Steigerung sollte auch nicht verwundern, da im N7+ nur vier Schichten mittels EUV belichtet werden. Und da AMD offensichtlich die Transistordichte für das leistungsstarke und hoch taktende Zen2-Design soweit reduzieren musste, wird es auch in vergleichbarer Art auf den N7+ übertragen werden müssen. (Erwarten für Zen3 würde ich um die 60 - 66 MTr/mm2.)
Der N7+ ist bereits seit Mitte 2019 produktiv (dessen Risk-Production-Phase endete Ende Mai'19) und hat mittlerweile vergleichbare Yields zum N7 erreicht. Und bis zum Beginn von AMDs Massenfertigung in 2Q20 kann TSMC dem noch verbleibende Kinderkrankheiten austreiben.
Zu Zen4 kann man noch nichts sagen. AMD könnte aus Kostengründen beim N7+ bleiben, könnte aber auch auf den N5 wechseln oder sogar den in der Entwicklung befindlichen N5P abpassen.
Sie produzieren inzwischen die 5., oder 6. Generation an CPUs auf dem gleichen 14nm Prozess, der parallel auch noch verbessert wurde.
Abseits dessen, wie schon gesagt, sind Intels 10nm (P1274) und TSMCs N7 (CLN7FF) in etwa vergleichbar und beide kommen mit ihrer High Density Lib auf etwa bis zu 100 MTr/mm2.