PCI Express 7.0: Finaler Entwurf veröffentlicht
PCI Express 7.0 soll noch 2025 mit wie üblich doppelter Geschwindigkeit gegenüber der Vorgängerversion final werden. Jetzt gibt es den letzten Entwurf.
2022 angekündigt, hatte die Spezifikation von PCI Express 7.0 als neuer Hochgeschwindigkeitsschnittstelle zuletzt Anfang des Jahres ein Update bekommen. Nun hat die Peripheral Component Interconnect Special Interest Group (PCI-SIG) den finalen Entwurf in Version 0.9 zur Überprüfung für seine Mitglieder bekannt gegeben, womit die Finalisierung weiterhin auf Kurs für 2025 steht.
Wie PCI-SIG-Präsident und Aufsichtsradmitglied Al Yanes in der Ankündigung mitteilt, ist Version 0.9 der letzte Entwurf der Spezifikation, "in dem die Mitglieder die Technologie für ihre wesentlichen Patente intern prüfen" können. Bis dahin werden keine weiteren funktionalen Änderungen erwartet und man sei auf dem besten Weg, die vollständige Spezifikation noch in diesem Jahr zu veröffentlichen, heißt es.
Quelle: PCI-SIG
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PCI Express 7.0 mit bis zu 512 GB/s
Wie gehabt ist das erklärte Hauptziel der Spezifikation (neben weiteren Verbesserungen), die Verdopplung der Datenrate alle drei Jahre fortzusetzen und nunmehr von 64 GT/s der 6.0-Spezifikation auf 128 GT/s Rohbitrate bei PCI-E 7.0 zu steigern. So sollen bis zu 512 GB/s bidirektional über eine Konfiguration mit 16 Lanes (x16) möglich sein. Das soll vor allem datenintensive Marktsegmente wie Hyperscale-Data-Centers, High-Performance Computing (HPC), den Militär- und Luftfahrtsektor sowie Künstliche Intelligenz und Maschinelles Lernen, 800G-Ethernet und Cloud Computing unterstützen.
Quelle: PCI-SIG
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PCI Express 7.0: Vom Massenmarkt noch entfernt
Wie Computerbase bezugnehmend berichtet, werden von der finalen Spezifikation bis zu fertigen Endprodukten aber noch einige Jahre vergehen. Erste Konformitätstests sind demnach frühestens 2028 geplant. Nicht erwähnt wird in der aktuellen Ankündigung unterdessen die ebenfalls geplante Umsetzung eines optischen Standards, der ursprünglich auch in die PCI-E-7.0-Spezifikation Einzug halten sollte.
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Dann ist es ja doch nur ein schnödes 32-GHz-Signal im Worst Case für 7.0.
Dann ist es ja doch nur ein schnödes 32-GHz-Signal im Worst Case für 7.0.
welche bei einem Worst-Case-Signalinhalt, der permanent zwischen dem höchsten und niedrigsten Signalpegel springt (PAM4: 0-3-0-3-0-3-0-3-0-...), zu
einer Schwingfrequenz des Signals von 32 GHz
Eine Datenrate von 64 GBit/s
ergibt mit 4 verschiedenen Symbolen gleich 2 Bit pro Zeichen
eine Signalrate von 32 GBd/s
welche bei einem Worst-Case-Signalinhalt, der permanent zwischen dem höchsten und niedrigsten Signalpegel springt (PAM4: 0-3-0-3-0-3-0-3-0-...), zu
einer Schwingfrequenz des Signals von 32 GHz
führt.
Für PCI-E 7.0 sind es entsprechend 128 GBit/s = 64 GBd/s ~ 64 GHz maximal. (Minimal deutlich weniger; ein 0-0-0-0-3-3-3-3-0-0-0-0-3-3-3-3-...-Inhalt ergäbe ein 16-GHz-Rechteckprofil.) Siehe auch den bereits verlinkten Artikel. Korrekt auseinanderhalten muss man die Begriffe aber natürlich. Vor allem "Bandbreite" wird für alles mögliche oder, genau deswegen, besser gar nicht verwendet.
64.000 Symbole pro Zyklus würden bei 64 GBd einer Zyklusdauer von 1 µs entsprechen. Gut, dafür kenne ich mich jetzt mit solchen Protokollen und PCI-E im speziellen nicht genug aus, aber die kann ja prinzipiell, genau wie die Symbolrate mehr oder weniger beliebig aus dem Referenztakt, was auch meiner Meinung nach die 100 MHz aus dem UEFI sind, generieren. Ich kann mir aber gut vorstellen, dass die resultierenden 128 Kb pro Zyklus für ein paketbasiertes Protokoll durchaus noch feinkörnig genug sind.