AMD Instinct MI455X: CDNA 5 und 432 GiByte HBM4-Speicher zielen auf Nvidia Rubin

Das US-Unternehmen hat mit der Instinct MI455X ("CDNA 5") den direkten Nachfolger der Instinct MI355X ("CDNA 4") enthüllt und schraubt dabei nahezu jede Kenngröße extrem nach oben. Das Umfeld, in welchem sich diese Ankündigung bewegt, hatte sich in den vergangenen Tagen bereits abgezeichnet: Anthropic ordert bis zu 2 Gigawatt an Rechenkapazität, während AMD im Gegenzug bis zu 5 Milliarden US-Dollar in den Claude-Entwickler investiert.

Zuvor hatte sich Microsoft die neuen Helios-Racks für die Azure-Cloud gesichert. Auch wer nie ein Server-Rack kaufen wird, findet in diesem Technik-Check die entsprechenden Hinweise auf AMDs künftige Consumer-Technologie: Was CDNA 5 bei Packaging und Cache vormacht, dürfte in Ausläufern wohl auch die kommende RDNA-5-Architektur ("GFX13") prägen.

Im nachfolgenden Special beleuchten wir den Chiplet-Aufbau in 2 Nanometern ("N2"), den gestrichenen Infinity Cache, das Rack-System Helios und die Roadmap bis 2028.

Instinct MI455X: Die Anatomie von AMDs 2-nm-Monster

Mit der Vorstellung auf der Advancing AI 2026 macht AMD die MI400-Serie komplett, deren grobe Eckdaten seit der CES im Januar bekannt waren. Die offizielle Ankündigung samt Bildmaterial findet sich im AMD-Newsroom, die technischen Details stammen aus dem begleitenden CDNA-5-Whitepaper.

Quelle: AMD AMD Instinct MI455X auf Basis von CDNA 5 mit 320 Milliarden Transistoren und 432 GiByte HBM4-Speicher soll Nvidias Rubin-Generation angreifen. Im Zentrum steht die Instinct MI455X, welche als Flaggschiff die Basis für das Rack-System Helios bildet und die AMD-Chefin Lisa Su in San Francisco kurzerhand zur leistungsstärksten KI-GPU der Welt erklärte.

Chiplet-Aufbau: Acht XCDs in 2 nm, gestapelt per SoIC und CoWoS-L

Die AMD Instinct MI455X vereint 320 Milliarden Transistoren auf einem Package aus acht Compute-Chiplets, zwei Cache-Dies, zwei I/O-Dies und zwölf HBM4-Stapeln. Gegenüber den 185 Milliarden Transistoren der MI355X entspricht das einem Zuwachs von rund 73 Prozent.

Die Arbeitsteilung im Package der AMD Instinct MI455X sieht wie folgt aus:

N2 ist TSMCs erster Prozess mit Gate-All-Around-Transistoren, und AMD ist nach aktuellem Stand der erste Anbieter, der ihn in einem Serienprodukt einsetzt. Entsprechend konservativ fällt die Absicherung aus: Physisch stecken in jeder der 16 Shader Engines 17 WGPs, von denen einer zugunsten der Fertigungsausbeute deaktiviert bleibt.

Von 272 verbauten WGPs sind somit 256 aktiv. Beim Packaging kombiniert AMD zwei Verfahren des taiwanischen Auftragsfertigers: SoIC stapelt die XCDs direkt auf die FCDs, die Verbindung läuft über Through-Silicon Vias. Der fertige Stapel sitzt auf einem CoWoS-L-Interposer, welcher I/O-Dies und HBM4 anbindet und den bisherigen Unterbau CoWoS-S ablöst.

Wave32 statt Wave64: CDNA 5 übernimmt ein RDNA-Prinzip

Mit CDNA 5 verabschiedet sich AMD nach mehr als einem Jahrzehnt von der Wave64-Ausführung der GCN-Ära und wechselt auf Wave32, das Grundprinzip der RDNA-Spielearchitekturen. Jeder WGP ersetzt eine Compute Unit der MI355X im Verhältnis 1:1 und enthält vier 32-Thread-SIMDs nebst vier Skalareinheiten; pro Takt startet jede SIMD eine neue 32-Thread-Operation.

Laut Whitepaper senkt der Umstieg die Instruktionslatenz, entschärft Strafen bei Sprungdivergenz und reduziert den Registerdruck, was insbesondere latenzkritischen Berechnungen zugutekommt. Die Registerausstattung wächst mit: Ein einzelner Wave adressiert nun bis zu 1.024 Vektorregister pro Thread statt 256, je WGP residieren bis zu 64 Waves gleichzeitig.

Der lokale Datenspeicher (LDS) je WGP wächst auf 384 KiB, aufgeteilt in 320 KiB Scratchpad und 64 KiB Vektor-Cache, in Summe 96 MiB pro GPU und damit das Doppelte des Vorgängers. Neu ist zudem eine Tensor Data Mover genannte DMA-Einheit je WGP, welche Kachelmuster von Tensoren mit bis zu fünf Dimensionen versteht und Daten asynchron direkt zwischen LDS und Grafikspeicher bewegt, ohne den Umweg über Register.

An der Befehlssatzfront kommen native BF16-Vektorinstruktionen und die Transzendentalfunktion tanh hinzu, bestehende Transzendentaloperationen rechnen doppelt so schnell wie auf der MI355X. Für die Microscaling-Formate MXFP4 und MXFP8 erlaubt CDNA 5 nun Blockgrößen von 16 oder 32 Elementen sowie eine fraktionale Skalierung, was FP4-Training laut AMD erstmals praxistauglich macht.

Speichersystem: 432 GiB HBM4 mit 23,3 TB/s und 192 MiB L2-Cache

Die Instinct MI455X koppelt 432 GiB HBM4 mit einer Spitzenbandbreite von 23,3 TB/s, nahezu dem Dreifachen der MI355X mit ihren 8 TB/s. In früheren Produktunterlagen kursierten noch 19,6 TB/s, das Whitepaper legt sich inzwischen auf den höheren Wert fest.

Möglich macht den Sprung vor allem HBM4 selbst: Die vierte Generation verdoppelt die Interface-Breite von 1.024 auf 2.048 Bit pro Stapel, zwölf Stapel ersetzen die acht HBM3e-Stacks des Vorgängers und heben die Kapazität um 50 Prozent.

Anstelle des Infinity Cache setzt die Instinct MI455X auf 192 MiB regulären L2-Cache, implementiert als 96 Blöcke zu je 1 MiB auf jedem der beiden FCDs. Jeder FCD liefert 27 TB/s an Cache-Bandbreite, zusammen also 54 TB/s für die gesamte GPU, während der Vorgänger neben seinem Infinity Cache mit lediglich 32 MiB L2 auskam.

Quelle: AMD AMD legt die Messlatte bei Cache und Speicher mit der Instinct MI455X im Vergleich zur Instinct MI355X noch einmal deutlich höher. Der Hintergrund des Umbaus: Der schnelle HBM4 hätte den vergleichsweise trägen Infinity Cache schlicht zum Flaschenhals gemacht. Obendrein beherrscht das Speichersystem nun Multicast-Lesezugriffe, bei denen ein einzelner Lesevorgang mehrere WGPs gleichzeitig versorgt. Da KI-Workloads dieselben Gewichte über viele Recheneinheiten hinweg wiederverwenden, sinkt der redundante Speicherverkehr spürbar.

Rechenleistung: 40 PFLOPS in FP4 und der 34-fache Token-Durchsatz

AMD beziffert die Spitzenleistung der Instinct MI455X auf 40,26 PFLOPS im Format MXFP4 sowie 20,13 PFLOPS in MXFP8, FP8 und MXFP6. In den Microscaling-Formaten entspricht das dem Vierfachen der MI355X, bei den übrigen Tensor- und Vektorformaten bleibt es beim Faktor 2: FP16- und BF16-Matrixoperationen erreichen 5,03 PFLOPS, Vektor-FP16 und FP32 jeweils 315 TFLOPS.

Für die Praxis relevanter ist indes eine andere Zahl: Beim Token-Durchsatz, gemessen mit Deepseek V4 Flash im FP4-Serving, will AMDs hauseigenes Performance-Lab den 34-fachen Wert einer MI355X ermittelt haben. Der Hersteller betont, mit real erreichbarer Leistung zu argumentieren statt mit theoretischen Spitzenwerten. Einzuordnen bleibt das gleichwohl: Es handelt sich um Herstellerangaben unter selbst gewählten Bedingungen, unabhängige Messungen stehen aus.

UALoE und Vulcano 800: Der eigentliche Umbau steckt in der Vernetzung

Mit 36 UALoE-Links und 3,6 TB/s an bidirektionaler Scale-up-Bandbreite pro GPU stellt die Instinct MI455X mehr als das Dreifache der MI355X bereit, welche mit sieben Infinity-Fabric-Links auf 1,07 TB/s kam.

UALoE steht für "Ultra Accelerator Link over Ethernet": Jeder der 36 Links überträgt 400 Gbit/s je Richtung über zwei Ethernet-Lanes, verzichtet aber auf den Ballast vollwertiger Netzwerkkarten, da er ausschließlich GPU-zu-GPU-Speichertransaktionen über kurze Distanzen abwickelt. Erst diese Schlankheit erlaubt es, bis zu 72 GPUs zu einem gemeinsamen Speicherverbund zu koppeln.

Quelle: AMD AMD Instinct MI455X mit CDNA 5 gegen Instinct MI355X mit CDNA 4 in den hauseigenen Hersteller-Benchmarks. Eine neue Split-DMA-Architektur verteilt Transferanfragen automatisch auf die optimalen Links, sodass Kommunikationsbibliotheken die Topologie nicht kennen müssen. Nach außen wächst die Anbindung noch deutlicher: Bis zu drei Pensando-Netzwerkchips des Typs Vulcano 800 mit jeweils 800 Gbit/s liefern 600 GB/s an bidirektionaler Scale-out-Bandbreite pro GPU, das Sechsfache des Vorgängers.

Angebunden werden die AI-NICs wahlweise über zwei PCI-Express-6.0-x16-Schnittstellen oder dreimal UALink x8. Für die Host-Anbindung spendiert AMD der GPU eine dedizierte Infinity-Fabric-Schnittstelle mit 256 GB/s, welche dem Prozessor cache-kohärenten Zugriff auf den Grafikspeicher gewährt, etwa zum Teilen von KV-Caches.

Entwickelt wurde die MI455X im Verbund mit den Epyc-9006-Prozessoren ("Venice") für den neuen Sockel SP7, die bis zu 256 Zen-6-Kerne, 16 DDR5-Speicherkanäle mit 1,6 TB/s und 96 PCI-Express-6.0-Lanes mitbringen.

Partitionierung und Sicherheit: Bis zu acht virtuelle GPUs

Jede Instinct MI455X lässt sich beim Systemstart in bis zu acht Partitionen mit je einem XCD und 54 GiB HBM4 aufteilen, die sich per SR-IOV sicher voneinander isolierten virtuellen Maschinen zuweisen lassen.

Für Cloud-Betreiber mit Mehrmandantenbetrieb sichert eine Trusted Execution Environment samt Trusted I/O die Vertraulichkeit der Daten, ein Silicon Root of Trust nach SPDM-Spezifikation soll manipulierte Firmware bereits in der Lieferkette abfangen. Selbst der UALoE-Verbund lässt sich auf Wunsch per AES-256-GCM verschlüsseln, womit Confidential Computing erstmals den kompletten Scale-up-Fabric abdeckt.

MI430X, MI440X und MI350P: Die weiteren Familienmitglieder

Bis zu 288 TFLOPS an FP64-Rechenleistung machen die Instinct MI430X zur HPC-Ausführung der MI400-Serie. Die auf Sovereign AI und wissenschaftliches Rechnen zugeschnittene Variante teilt sich Architektur und Speicherausbau mit dem Flaggschiff, setzt den Schwerpunkt aber auf hohe Präzision in Hardware, während Nvidia die FP64-Leistung zuletzt zugunsten von KI-Formaten zurückgefahren hat.

Zum Einsatz kommt die MI430X unter anderem im Supercomputer Discovery am Oak Ridge National Laboratory sowie in Alice Recoque, dem ersten Exascale-System Frankreichs. Die seit der CES bekannte Instinct MI440X bedient hingegen klassische Enterprise-Server mit acht GPUs pro System. Komplettiert wird das Aufgebot von der Instinct MI350P, einer PCIe-Karte auf CDNA-4-Basis für bestehende Infrastruktur, welche laut AMD bis zu 4,2-mal mehr Tokens pro Dollar liefert als das Nvidia-Pendant.

ROCm.ai: Die Software bleibt die Schlüsselfrage

Mit ROCm.ai hat AMD eine Entwicklungsplattform vorgestellt, die KI-Coding-Agenten wie Claude, Codex und Cursor die eigenen GPUs und ROCm nativ verstehen lässt. Der Hintergrund ist offensichtlich: Nvidias CUDA-Ökosystem gilt nach wie vor als größter Vorsprung des Konkurrenten, und genau hier setzt AMD den Hebel an.

Quelle: AMD AMDs ROCm soll Nvidias CUDA als KI- und Compute-Plattform deutlich stärker Konkurrenz machen. Gängige Frameworks wie PyTorch, Hugging Face, vLLM und SGLang laufen laut AMD bereits auf der MI455X. Die Partnerschaft mit Anthropic reicht dabei deutlich über einen ganz gewöhnlichen Hardware-Deal hinaus:

Claude soll künftig Workloads für Instinct-GPUs optimieren und die ROCm-Entwicklung beschleunigen; zugleich führt AMD das Modell breit in den eigenen Entwicklungsabteilungen ein. Ob das reicht, um die Software-Lücke zu CUDA zu schließen, bleibt die zentrale offene Frage dieser Generation.

Markteinführung und hohe Erwartungen

Erste Systeme und begrenzte Stückzahlen erreichen Kunden noch im zweiten Halbjahr 2026, der breite Rollout ist für 2027 angesetzt. Wie hoch AMD die Erwartungen an diese Generation intern schon vor einem Jahr hängte, zeigt unser damaliger Bericht zur MI450-Serie.

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Quelle: AMD

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AMD Instinct MI455X: CDNA 5 und 432 GiB gegen Nvidia Rubin AMD hat im Rahmen seiner Hausmesse Advancing AI 2026 in San Francisco die Instinct MI455X vorgestellt. Das neue KI-Flaggschiff auf Basis von CDNA 5 kombiniert 320 Milliarden Transistoren, 432 GiB HBM4-Speicher sowie TSMCs 2-nm-Fertigung und tritt damit gegen Nvidia Rubin an.

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