Ryzen 7 9800X3D: CCD und 3D-V-Cache tauschen die Positionen [Gerücht]
AMD hat im Rahmen der Ankündigung zum Ryzen 7 9800X3D erklärt, "X3D neu interpretieren" zu wollen. Laut eines Leakers soll hiermit ein Positionstausch von 3D-V-Cache und CCD gemeint sein, der auch den ominösen X3D-Boost erklären könnte.
In rund zwei Wochen ist es so weit: AMD wird am 7. November 2024 die nächste Generation der X3D-Prozessoren vorstellen. Im Mittelpunkt steht dabei wohl der Ryzen 7 9800X3D, um den sich bereits so einige Gerüchte rund um Taktraten und Benchmarks ranken. Auch der namensgebende 3D-V-Cache steht dabei im Fokus, immerhin versprach AMD bei der Ankündigung des Enthüllungstermins explizit eine "Neuinterpretation von X3D", ohne konkret zu werden.
Während einzelne Leaks von der "zweiten Generation der 3D-V-Cache-Technologie" sprachen, war bisher nicht restlos klar, was genau mit dieser "Neuinterpretation" gemeint war. Der bekannte Leaker "9550pro" will das Geheimnis nun gelüftet haben und erklärt auf X/Twitter, dass der Aufbau invertiert wurde: Bei Ryzen 9000X3D werde der 3D-V-Cache nicht mehr auf dem CCD (Core Complex Die) platziert, sondern darunter.
Genaue Details nannte 9550pro hierzu allerdings nicht. Das Portal TechPowerUp spekuliert allerdings über die Möglichkeiten: So sei denkbar, dass der 3D-V-Cache vergrößert und so gewissermaßen als "Basis-Tile" dieselbe Fläche wie der eigentliche CCD einnimmt. Der 3D-Cache müsse entsprechend mit zahlreichen Silizium-Durchkontaktierungen "gespickt" sein, um den CCD mit dem darunter liegenden Substrat zu verbinden.
Daraus soll auch eine logische Erklärung für den "X3D-Boost" folgen, der seit der Ankündigung des Mainboard-Herstellers Gigabyte die Runde macht. Durch den direkten Kontakt des CCDs mit dem IHS (Integrated Heat Spreader) wäre der Aufbau des Ryzen 7 9800X3D identisch zu den regulären Zen-5-Prozessoren und könne so entsprechend höhere Übertaktungskapazitäten mit sich bringen. Damit könnte AMD den kommenden Chips dieselben TDP- und PPT-Werte wie den Non-X3D-CPUs verpassen; auch die Taktraten an sich könnten so höher als gewohnt liegen.
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Das deckt sich sehr gut auch mit meinen Annahmen. Schöne Zusammenfassung übrigens
Dazu sei noch angemerkt, dass diese Technik dann in weiterer Folge, die von vornherein angedachten mehrere V-Cache Chiplets ermöglichen kann. Vor allem dann im Hinblick auf eine ebenso dadurch ermöglichte generelle Designänderung/Optimierung. Da Cache viel Platz einnimmt und nicht gerade ideal skalliert mit noch kleineren Nodes, wäre es sinnvoller diesen möglichst zur Gänze auszulagern und den teuren Platz besser zu Nutzen. Da darunter (thermisch) egal ist, wie viele Schichten Cache es sind, gehe ich auch davon aus, dass wir in Zukunft ebenso noch L2 Cache und mehrere Chiplets L3 unterhalb der eigentlichen Cores erleben werden.
Wie schnell es gehen wird, wird die Zukunft weisen, doch würde es mich sehr wundern, wenn nicht bereits für Zen6 zumindest der gesammte L3 Cache derart angebunden sein wird (falls es nun mit Zen5 erfolgreich als ersten Step in diese Richtung umgesetzt werden hat können)
Anmerkung an der Stelle: Ich finde spontan in keiner der Meldungen über "TSVs" überhaupt einen direkten Nachweis derselben, also keine Aufnahmen metallisierter Durchgänge im Silizium. Alle zur Illustration gezeigten Die-Shots stammen aus den Metal-Layern des CCDs. Zumindest ich wüsste spontan aber nicht, wie man bei einem dort in vertikaler Richtung abzweigenden Kontakt zwischen "führt nach oben" und "führt nach unten" unterscheiden sollte – insbesondere nicht, wenn AMD die Kontakte bei nicht für V-Cache-Einsatz bestimmten CCDs einfach blind im Layer enden lässt. Wenn hier allgemein nur "Cache Kontakte" gezählt wurden und "führen zu TSVs" reine Interpretation war, könnten die bisherigen Feststellungen das neue Gerücht sogar unterstützen:
Bisherige CCD-Metal-Layer weisen TSV-Kontakte für die Ansteuerung und die Stromversorgung des Caches auf.
Ein neuer Stack für einen unten liegenden V-Cache bräuchte nur (nicht-TSV-)Kontakte für den to-Face-montierten V-Cache, wofür die bislang gefundene Anzahl von Kontaktpunkten ausreicht. Die Stromversorgung läge auf der anderen Seite des bislang nicht fotografierten V-Cache-Siliziums; die nötigen TSVs darin.
Nun die Position tauschen das heißt die zusatztemperatur die vorher durch musste geht jetzt direkt in den Kühler das heißt natürlich mehr Spannung und Takt möglich.
Weil der Cache weniger maximale Temperatur ausgehalten hat als die CCD selbst.
Das heisst es durfte maximal 80 Grad durch den Cache durchgehen. Die ccd aber haltet z.b 95 aus So konnte die CCD nicht ihre Potenzial entfalten, weil sie bei so bei ca 70 gelockt werden musste.
Jetzt da die CCD oberhalb ist kann der Cache bis 80 gehen und die CCD bis 90 plus 5 Grad welche durch den Cache entsteht. Das heisst die CCD kann und bis zu 20 Grad höher gehen und so den Takt höher laufen lassen.
Allerdings wären mir keine technischen Belege bekannt, die AMDs V-Cache eine geringere Temperaturfestigkeit zusprechen als dem eigentlichen CCD. Letzteres enthält genau die gleichen Speicherzellen für die normalen 32 MiB L3 und denen scheint die Wärme der Kerne auch nichts auszumachen. Gegenteilige Behauptungen kenne ich nur von in der Regel schlecht informiert wirkenden Online-Kommentatoren, welche sich irgend eine Begründung für die Übertaktungssperre der X3D zusammenreimen.
Auf alle Fälle ist es möglich, Cache so zu bauen, dass er problemlos unter der Logik arbeiten kann – industrieweit ist das sogar der favorisierte Ansatz (siehe u.a. Intels Adamantine): Zum einen haben umgekehrt die Logikbereiche sehr wohl zunehmend größere Kühlungsprobleme. (Arrow Lake sortiert sogar die Kernanordnung um – und provoziert damit Scheduling-Probleme in mangelhaft geschriebener Software – um die P-Kerne kühler zu halten.) Jeder Wärmeübergang, den man oberhalb der Logik einspart, ist ein Fortschritt. Zum anderen nimmt bei den meisten CPUs die letzte Cache-Stufe weniger als 50 Prozent der Gesamtfläche ein und TSVs brauchen Platz. In einer unten liegenden Cache-Ebene hat man den automatisch frei, denn diese muss auf gleicher Grundfläche weniger Schaltungsfläche unterbringen, weißt also Lücken auf. (Bei AMD bislang circa 30 Prozent Dummy-Silizium neben dem eigentlichen V-Cache). Bohrt man die TSVs stattdessen für einen oben liegenden Cache durch vollgestopftes Logik-Silizium, muss man letzteres vergrößern, was zusätzliche Kosten verursacht. Oft sogar doppelt, denn zum Beispiel bei AMD wird der V-Cache wird immer noch in einem ITRS-10-nm-Prozess hergestellt, der CCD dagegen in N5 und sicherlich auch mit mehr Lagen. Man braucht also nicht nur zusätzliche Fläche für "nach oben TSVs" gegenüber "von unten", sondern diese auch noch in teurerem Silizium.
Schau dir mal Benchmark von den Zen5 Epic Prozessoren an..
Da kommt man manchmal gut an 40% Leistungsgewinn je nach Benchmark
Es gibt Benchmarkbelege im Netz der Tester.
Natürlich kann man sich seine Rosinen herauspicken und dann ist auch der 285K deutlich schneller, was Spiele betrifft (ja, er ist in etlichen Spielen schneller), aber so sieht die Wirklichkeit nicht aus.
Aber ich hoffe mal, dass du auch Kräftig dabei bist, Arrowlake zu verteidigen, immerhin ist er ja in Spielen deutlich schneller (wenn auch nur bei einer Minderheit). Ich werde dich jedenfalls daran erinnern.
Du solltest diese Wahrheit konsequent verkünden.
Die Frage ist, warum du das bei AMD machst, bei Intel hingegen nicht. Manche würden dir unterstellen, das du ein AMD Fanboy bist, ich vermute aber, dass du nicht gut genug "informiert" warst. Also kannst du ja jetzt im Forum die ultimative Wahrheit verkünden "Intel, in seinem Lauf ,hält weder Ochs noch Esel auf".
Dann wissen wir mehr ...
Es kommt immer auf den Blickwinkel an. 😉