IBM präsentiert Prozess zur 5nm-Fertigung mit GAAFETs
Die IBM Research Group präsentiert einen neuen Fertigungsprozess und zeigt zugleich den ersten Chip mit 5-Nanometer Strukturgröße. Statt FinFETs finden auf dem Chips GAAFETs - Gate-All-Around Transitoren - Einsatz. Ebenfalls findet erstmals Extreme Ultraviolet Lithographie breite Anwendung. Bis zur Massenfertigung dürfte es aber noch einige Jahre dauern.
Bereits vor zwei Jahren stellte die IBM Research Group, bestehend aus IBM, Samsung und Globalfoundries, einen Prozess für die Herstellung eines Chips mit einer Strukturgröße von 7-Nanometern vor. Nun gab man den nächsten Durchbruch in Form eines Herstellungsprozesses für den 5-Nanometer Technologieknoten bekannt.
FinFETs sind für die neuerliche Schrumpfkur allerdings weniger geeignet, wie man in der Pressemitteilung selbst erklärt, auch wenn die 5-Nanometer-Fertigung mit diesen realisierbar wäre. Stattdessen nutzt man für die Chips sogenannte Gate-All-Around Transistoren (kurz: GAAFET). Hierbei werden drei Nanosheets pro Transistor vom Gate-Material vollständig umschlossen. Insgesamt ist die Fertigungsart wesentlich simpler und kosteneffizienter als bei FinFETs. Auch durch den Einsatz von Extreme Ultraviolet Lithographie (kurz: EUA)t. Mit 5-Nanometer sei das Ende der Fahnenstange aber noch nicht erreicht. Erst bei 3-Nanometer sei auch für GAAFETs Schluss.
Von den neuen 5-Nanometer-Chips inklusive Gate-All-Around Transistoren verspricht man sich nicht nur eine deutliche Leistungssteigerung. Auch eine erheblich verbesserte Energieeffizienz sei mit diesen verbunden. Gegenüber dem 10-Nanometer Technologieknoten wäre eine bis zu vierzig Prozent höhere Performance drin. Zudem sollen sie für die gleiche Leistung wie aktuelle Prozessoren lediglich 25 Prozent des Stroms verbrauchen. Bis zur Massenfertigung von Prozessoren und Chips mit jener Strukturgröße dürften jedoch noch einige Jahre ins Land gehen. Zunächst wagen sich Hersteller vorerst an die 10-Nanometer- und 7-Nanometer-Fertigung.
Ne, macht keinen Sinn, das nachzumessen. Schon alleine deswegen, weil der Endnutzer mit einer geringen Strukturbreite alleine gar nichts gewonnen hat. Er profiniert von den Vorteilen, die durch die Miniaturisierung entstehen - gerinerer Verbrauch, mehr Rechenleistung durch mehr Transistoren - aber nicht von der Strukturbreite an und für sich.
gRU?; cAPS
Dann könnt ihr eine eigene Reihe von Technologieknotenpunkte angeben die
1. physikalisch korrekt ist und
2. wirklich genaue Abschätzungen zur Leistungsverbesserung durch bessere Fertigungen zulässt.
Hätte doch was. Wenn ich bloß die Zeit und das Geld hätte die Chips zu besorgen und abzuschleifen alle. Das REM hier bei uns auf der Arbeit könnte ich benutzen.
Dann könnt ihr eine eigene Reihe von Technologieknotenpunkte angeben die
1. physikalisch korrekt ist und
2. wirklich genaue Abschätzungen zur Leistungsverbesserung durch bessere Fertigungen zulässt.
Hätte doch was. Wenn ich bloß die Zeit und das Geld hätte die Chips zu besorgen und abzuschleifen alle. Das REM hier bei uns auf der Arbeit könnte ich benutzen.
Ne, macht keinen Sinn, das nachzumessen. Schon alleine deswegen, weil der Endnutzer mit einer geringen Strukturbreite alleine gar nichts gewonnen hat. Er profiniert von den Vorteilen, die durch die Miniaturisierung entstehen - gerinerer Verbrauch, mehr Rechenleistung durch mehr Transistoren - aber nicht von der Strukturbreite an und für sich.
gRU?; cAPS
Dann könnt ihr eine eigene Reihe von Technologieknotenpunkte angeben die
1. physikalisch korrekt ist und
2. wirklich genaue Abschätzungen zur Leistungsverbesserung durch bessere Fertigungen zulässt.
Hätte doch was. Wenn ich bloß die Zeit und das Geld hätte die Chips zu besorgen und abzuschleifen alle. Das REM hier bei uns auf der Arbeit könnte ich benutzen.
Intel sprach bei der "14 nm"-Generation von der feinsten damit herstellbaren Struktur. In Zeiten von zwei- und vierfach Belichtungen ist natürlich auch das eine sehr unpräzise Definition, die zugehörigen Mikroskopaufnahmen zeigten aber Finnenbreiten von gut 10 nm. Gatelängen betragen heutzutage ein Vielfaches des nominellen Nodes und auch die effektive Breite eines Transistors ist deutlich höher, da zumindest in Intels 14-nm-Prozess normalerweise zwei Finnen einen Transistor bilden (bei 22 nm waren es sogar drei). Besser lässt sich der Fortschritt am realen Flächenbedarf einer SRAM-Zelle abschätzen, leider wird diese nicht immer angegeben.