Speicher: Entwurf für Hybrid Memory Cube 2.0 sowie DDR3-SPD 6 fertiggestellt

Die Speicherindustrie forscht derzeitig beständig an einem potenziellen DDR-Nachfolger, der den Standard ablösen und auch bei Grafiklösungen die Bandbreitenlimitierung aufheben soll. Ein vielversprechendes Konzept dabei ist sogenannter "Stacked DRAM", also gestapelte DRAM-Chips, die intern miteinander kommunizieren. Eine Abwandlung dieses Konzepts stellt der Hybrid Memory Cube dar, den wir bereits mit der Verabschiedung der 1.0-Spezifikationen im vergangenen April näher vorgestellt haben. Ein knappes Jahr später hat das zuständige Konsortium nun einen Entwurf der überarbeiteten 2.0-Spezifikationen fertiggestellt und an die mittlerweile über 120 Mitglieder verschickt. AMD, Intel und Nvidia zählen sich im Übrigen immer noch nicht dazu und forschen weiterhin firmenintern an eigenen Alternativen.

Quelle: HMCC Hybrid Memory Cube: Allgemeiner Aufbau eines HMC-Bausteins Wie ursprünglich bereits geplant wurde, ist im ersten Schritt der neuen Spezifikationen die interne Datenrate nochmals erhöht worden. Diese beläuft sich allgemein weiterhin auf 10, 12,5 oder 15 Gigabit pro Sekunde, kann auf "Short-Reach"-Verbindungen innerhalb einer Speicherchipebene aber auf bis zu 30 Gbit/s gesteigert werden. Über "Ultra-Short-Reach"-Verbindungen innerhalb zweier Chipebenen werden hingegen bis zu 15 Gbit/s erreicht, was einem Plus von 50 Prozent entspricht. Der Speichercontroller, der sich beim HMC innerhalb des Bausteins befindet, wird wie gehabt über vier oder acht Links angebunden. Ein Chip wird dabei in verschiedene Partitionen eingeteilt, die zusammen mit den Partitionen in den anderen Ebenen und dem Logik-Controller einen Vault ergeben.

Geht man von der üblichen Ausstattung mit 16 solcher Vaults aus, werden über 2 Bytes pro Datentransfer sowie acht HMC-Links bis zu 160 GByte/s in beide Richtungen erreicht. Insgesamt können so also derzeitig noch 320 GByte/s erreicht werden, wobei die beidseitige Anbindung vor allem deshalb Sinn macht, da ein HMC mit weiteren Bausteinen kommunizieren kann. In einer künftigen Iteration kündigte man bereits an, 240 GByte/s (480 GByte/s in beide Richtungen) erreichen zu wollen.

Fernab des Hybrid Memory Cubes hat die JEDEC den DDR3-Standard zu seinem Lebensabend nochmals erweitert. Das Serial Presence Detect sieht im Release 6 nun auch offiziell 64-GiByte-Speichermodule mit 4-Gbit-Bausteinen vor. Im Endkundenmarkt werden diese wohl kaum vorzufinden sein, vielmehr stellt die JEDEC eine Verfügbarkeit ab dem kommenden Jahr für Server in Aussicht. Insgesamt 128 Speicherbausteine werden über acht Ranks verteilt, wohingegen im Desktop-Bereich lediglich Single- oder Dual-Ranked üblich sind. Die kompletten Spezifikationen finden Sie auf der offiziellen Webseite, benötigen dafür allerdings einen Account.

Quelle: HMCC

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Das Hybrid Memory Cube Consortium, bestehend aus nunmehr über 120 Herstellern und OEM-Partnern der Speicherbranche, hat in einer Pressemitteilung die Fertigstellung der 2.0-Spezifikationen für die gleichnamige Speichertechnologie bekannt gegeben. Dabei hat man vor allem die chipinternen Datenraten erhöht. Voraussichtlich im Mai sollen die finalen Spezifikationen verabschiedet werden. Zeitgleich hat die JEDEC den Release 6 des DDR3-SPDs verabschiedet, der nun offiziell 64 GiByte pro Modul beinhaltet.

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