PCI-Express: Standards 4.0 und 5.0 verdoppeln jeweils die Bandbreite
Die PCI-SIG, verantwortlich für den PCI-Express-Standard, hat neue Revisionen der PCI-E-4.0- und PCI-E-5.0-Spezifikationen beschlossen. Genauere Informationen stehen derzeit nur registrierten Partnern zur Verfügung, jedoch soll sich die Bandbreite mit den beiden neuen Generationen jeweils verdoppeln. PCI-E-4.0 wird erstmals von IBM in die Power9-Prozessoren integriert.
Die Peripheral Component Interconnect Special Interest Group, kurz PCI-SIG, hat neue Revisionen der Spezifikationen für die kommenden PCI-Express-Standards veröffentlicht, nachdem die letzten Informationen nun schon wieder einige Monate alt sind. Eingetragene Partner der PCI-SIG haben schon Zugriff auf die Daten der Revision 0.9 von PCI-Express 4.0 und Revision 0.3 vom darauffolgenden PCI-E-5.0-Standard. Öffentlich nennt die PCI-SIG keine genaueren Leistungsangaben, spricht aber von einer jeweiligen Verdoppelung der Datentransferrate pro Lane.
Der jetzige PCI-E-3.0-Standard bietet etwa 8 bidirektionale Gigatransfers pro Sekunde, was einem Gigabyte pro Sekunde und Lane entspricht. Mit dem PCI-E-4.0-Standard sollen 16 bidirektionale Gigatransfers pro Sekunde bieten, also für jede Lane zwei GByte pro Sekunde. Im Gegensatz zu der vorherigen Normierung, sinkt allerdings bei PCI-Express 4.0 die Transferrate, falls im Slot mehrere Geräte per Riser-Band angeschlossen sind. Die später kommende 5.0-Variante des PCI-Express-Standards soll sogar 32 Gigatransfers pro Sekunde und Lane (4 GByte pro Sekunde) bieten können, was laut Golem.de eine theoretische Datentransferrate von bis zu 128 GByte pro Sekunde bei einem PEG-x16-Steckplatz ermöglichen würde - allerdings wäre dies der Spitzenwert für bidirektionalen Datenverkehr.
Die treibende Kraft hinter der Steigerung der PCI-E-Bandbreite sind keine Grafikkarten, sondern das Server-Segment. Die Kosten eines Prozessors sind stark abhängig von der benötigten Chipfläche. Somit ist die Unterstützung von mehr PCI-E-Lanes pro Prozessor unwirtschaftlich, insbesondere in Anbetracht der dafür nötigen Subkomponenten, welche relativ schlecht mit neuen Fertigungsverfahren skalieren. Über die PCI-E-Lanes werden mehrere Nodes eines Servers miteinander verbunden. Deswegen wird PCI-E-4.0 auch erstmals in der Power9-Architektur von IBM unterstützt, wo 48 PCI-E-4.0-Lanes pro Chip vorhanden sind.
Quelle: Golem.de
Und genau das ist eben der Punkt. Bei den heutigen Datenraten mit dem angestrebten low cost Lösungen, kann man sich schneller in die nesseln setzen, als einem lieb ist. Ich erinnere nur mal an SandyBridge und nVidia. Beides hatte PCI-E 3.0 aber lief dennoch nicht miteinander....
Das lag soweit man das weiß, an einem kleinen Detail in der Art und Weise wie die Spezifikation ausformuliert wurde. Die hat an einer Stelle halt zu viel Interpretationsspielraum gelassen und schon hat es geknallt.... Die haben damit also wirklich mehr als genug zu tun.
Siehe z.B. auch hier: AMD Ryzen: Chipsätze müssen noch für PCI-Express 3.0 zertifiziert werden
Aber ich denke mal schon, dass es eine ganze Weile dauert, bis so eine Spezifikation durch ist.
Mit "das ist jetzt PCIe Version X und es kann Y Gbit/s.!" ist es ja nicht getan. Da stecken viele technische und logische Überlegungen hinter.
Auch das drumherum muss dabei berücksichtigt werden wie Kompatibilität, Switching, Riserkarten/Kabel, Stromversorgung, Prüfverfahren, etc..
Und da die PCI-SIG ein Konsortium aus vielen Unternehmen ist (laut Wikipedia von über 800), deren Entwicklungen und Anforderungen in die Standards mit einfließen, muss das auch erstmal unter einen Hut gebracht werden. Da sind die 4-5 Jahre, die zwischen den PCIe-Generationen stecken nichts...