PCGH antwortet: Diese CPU-Kern-Aufteilung wird bei Meteor Lake erwartet
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Rund um die Diskussion zu Intels CPU-Plänen für 2023 und 2024 haben sich einige interessante Leserfragen ergeben. PCGH hat die eine oder andere Frage beantwortet, an dieser Stelle wollen wir eine der beantworteten Fragen einer breiteren Öffentlichkeit präsentieren.
Die Leserfrage von Ellina:
"Ich frage mich, wie die Aufteilung der CPU-Kerne bei Intels Tiles erfolgen wird. Die Ryzen-5000- und -7000-CPUs nutzen für die 12- und 16-Kerner beispielsweise je zwei Chiplets."
Die Antwort von Torsten Vogel (Fachgebiet Mainboards):
"Nach aktuellem Informationsstand wird Intel die Tiles bei Meteor Lake nur zur Senkung von Fertigungskosten nutzen. So kann man funktional unterschiedliche Bestandteile (IGP, CPU-Kerne, SoC) in verschiedenen Fertigungsprozessen fertigen lassen (z.B. I/O profitiert praktisch gar nicht von feineren Nodes, also reicht etwas altes, grobes, günstiges) und unvermeidbare Produktionsfehler werden einfach dank der kleineren Siliziumstückchen weniger Ausschuss verursachen.
Aber im Gegensatz zu AMD scheint man die Technik aktuell nicht zur Skalierung von CPUs einzuplanen, sondern möchte weiterhin für jede Skalierungsstufe angepasste Tiles mit der korrekten Zahl von Kernen fertigen. Für Meteor Lake wird immer exakt ein Tile mit CPU-Kernen erwartet (möglicherweise gibt es das dann aber in verschiedenen Ausbaustufen; also beispielweise Dual-P-Core, Quad-P-Core und Hexa-P-Core mit noch unbekannten E-Core-Konfigurationen) und der XCC-Ausbau von Sapphire Rapids besteht zwar aus vier Stücken Silizium, aber es sind immer exakt vier, immer die gleichen vier und diese werden auch nirgendwo anders genutzt. AMDs Ansatz "ein Chiplet ergibt in wechselnder Anzahl verschiedene Produkte" kennt Intel zwar und nutzt ihn meinem Wissen nach bei einigen FPGAs und bei Ponte Vecchio, der auch in "halber" Größe erwartet wird. Aber bei CPUs hat man offensichtlich ausreichend große Stückzahlen, um getrennte Fertigungslinien zu rechtfertigen."
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Aber diese Kerne (ich glaube, es sind aktuell drei Stück) haben weder nennenswert Rechenleistung, noch sind sie für das Betriebssystem überhaupt sichtbar, ähnlich wie die ARM-Bereiche von Ryzen-CPUs. Die für Windows und Anwender vorgesehenen (normalen) E-Cores sehen alle Leaker bislang auf dem Compute-Tile und fertigungstechnisch erscheint dies auch sinnvoll: Die Hybrid-Architektur allgemein und wohl auch Meteor Lake insgesamt sind eine mobile-first-Entwicklung und streben nach maximaler Effizienz bei einfachen Rechenaufgaben. Dazu muss man für die E-Cores aber auch den neuesten, effizientesten Fertigungsprozess verwenden. Eine Auslagerung in billigere CPU-Tiles ist nicht möglich beziehungsweise wäre auch im Desktop nur nach einem Backport denkbar, der zusätzlichen Entwicklungsaufwand mit sich bringt.
Für eine freie Mischung müsste es außerdem verschieden große E-Core-Tiles geben und da bekommt man irgendwann Problme mit dem Handling und dem Verhältnis aus genutztem Silizium zu Verschnitt. Die-Shots zu Folge ist ein aktueller RPL-E-Core-Cluster schätzungsweise 13 mm² klein und für Meteor Lake würde ich trotz neuer Architektur im Zuge der neuen Fertigung noch weniger erwarten. Um beispielsweise die Größe oder besser Winzigkeit eines AMD MCD (Navi-31-Speichercontroller-/Cache-Chiplets, 37,5 mm²) zu erreichen, müsste Intel dann rund vier Cluster auf ein Tile packen. Das wäre aber schon der erwartete Vollausbau, würde also kein Skalieren und Mischen mehr erlauben.
(Hmmm. Mit dieser Antwort auf die Frage zur Antwort hat [Ins Forum, um diesen Inhalt zu sehen] dann wohl direkt die nächste Leserinteraktion, die er als Meldung auskoppeln kann.^^)