Intels CPU-Roadmap: Meteor Lake für 2023, Lunar Lake für 2024 bestätigt

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Bei der jüngsten Verkündung der Quartalszahlen bestätigte Intel auch die Markteinführung kommender CPU-Produktreihen.
Quelle: Intel

Bei der jüngsten Verkündung der Quartalszahlen bestätigte Intel auch die Markteinführung der nächsten CPU-Produktreihen. So soll Meteor Lake im zweiten Halbjahr 2023 bereitstehen, wobei hier höchstwahrscheinlich die Mobil-CPUs den Start machen werden. Lunar Lake soll dann kommendes Jahr starten.

Neben der Vorstellung der schlechten Quartalsergebnisse vor Kurzem gab Intel auch einen Ausblick auf die kommenden Produktveröffentlichungen. Denn im CPU-Bereich in den Sparten der Client Computing Group (CCG) sowie Data Center und künstlicher Intelligenz (DCAI) bestätigte Intel den Release der kommenden CPU-Architekturen und damit den Markteinstieg neuer Produktreihen. Für den gewöhnlichen Konsumenten relevant ist, dass das Unternehmen sowohl Meteor Lake für das zweite Halbjahr 2023 bestätigt hat als auch Lunar Lake für 2024.

CPU-Architekturen in diesem und nächstem Jahr

Meteor Lake ist dabei die umstrittene Architektur, bei der man derweil noch nicht sicher ist, ob sie für den Sockel 1851 überhaupt an den Start gehen wird. Aufgrund von Ungereimtheiten bei den Fertigungsverfahren musste man Meteor Lake vorerst aus dem einst vorgesehenen Zeitplan streichen, weshalb darüber spekuliert wird, ob Intel hierbei ausschließlich auf Mobilchips setzen wird. Ende des vergangenen Jahres offenbarte eine inoffizielle Roadmap, dass für die zweite Hälfte 2023 ein Refresh der Prozessoren der aktuellen 13. Generation anstehen soll, der weiterhin den Sockel 1700 berücksichtigt. Wie es also derzeit um das Desktop-Segment bei Meteor Lake steht, muss noch final geklärt werden, ein Jahr darauf könnte es vermutlich dazu kommen. Mit der jetzigen offiziellen Ankündigung von Meteor Lake fürs zweite Halbjahr 2023 werden somit durchaus erst einmal die Mobil-Prozessoren gemeint sein.

Intels Pläne für die Zukunft. Quelle: Intel Intels Pläne für die Zukunft.

Zur Lunar-Lake-Architektur sickerten vor zwei Wochen einige Gerüchte durch, nämlich, dass es sich dabei um eine frische Architektur mit neuem Design handeln soll. Die Verbesserung der Leistung pro Watt stehe bei den Lunar-Lake-CPUs im Vordergrund, während die Chips den Gerüchten zufolge in Intels 18A gefertigt werden und Drittfertiger sich um die IGPs kümmern. Auch Lunar Lake soll primär ein Fortschritt für den Mobilmarkt werden. So ist auch hierbei davon auszugehen, dass 2024 der Startschuss zuerst für Mobil-CPUs erfolgt und 2025 möglicherweise die Desktop-Prozessoren nachgereicht werden, so die Gerüchteküche. Irgendwo dazwischen soll dann auch noch Platz für einen Arrow-Lake-Launch sein. Konkretes gab es dazu von Intel bei der Präsentation der Quartalsergebnisse aber nicht.

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Für die Xeon-Workstation- und Server-CPUs rollte Intel ebenfalls ein Roadmap-Update aus. Während man Sapphire Rapids noch auf 2023 verschieben musste (mittlerweile vorgestellt), ist man wohl mit Emerald Rapids, Granite Rapids und Sierra Forest auf dem geplanten Kurs. Auf einer älteren Roadmap war bei Ersterem bei der Markteinführung noch von 2023 die Rede und bei Letzteren von 2024. Diese Termine möchte Intel einhalten, wie das Unternehmen nun bekräftigt hat. Emerald Rapids im Intel-7-Fertigungserfahren soll also im 2. Halbjahr 2023 erscheinen sowie Granite Rapids und Sierra Forest im Intel-3-Fertigungsverfahren 2024.

Quelle: Intel via Videocardz

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    • Kommentare (10)

      Zur Diskussion im Forum
      • Von PCGH_Torsten Kokü-Junkie (m/w)
        Zitat von Rollora
        Soweit mir in Erinnerung hat AMDs Ansatz bei Niedriglastszenarien und Idle ein Effizienzproblem gegenüber einem Monolithen etwa. Wäre dies bei Intels Ansatz auch so?
        Mit ziemlicher Sicherheit, aber vermutlich in verringertem Maße. Für Sapphire Rapids spricht Intel von "quasi monolithic silicon"; die Inter-Chip-Connects sollen nicht zu Lasten der Leistung gehen. Man kann aber offensichtlich nicht einfach das Mesh über EMIB laufen lassen, sondern braucht ein verändertes Sende-Empfangssystem. Zusätzliche Einheiten mit Sendeleistung verbrauchen aber natürlich zusätzlich Strom und das rächt sich gerade bei mittlerer Auslastung oder aber wenn einige wenige Kerne mit voller Leistung laufen. Also immer dann, wenn die Recheneinheiten selbst nur wenig Strom verbrauchen, man aber die Interconnects nicht runtertakten kann, weil eben doch der volle Datenzugriff bereit stehen muss. Bei AMDs Zen-2-Epycs stand den Kernen selbst unter Volllast gerade einmal die Hälfte des TDP-Budgets zur Verfügung, der Rest wurde schon am 50 Prozent Auslastung vom Uncore-Bereich (inklusive Octa-Channel-RAM-Controller) aufgefressen (Quelle). Mit ähnlichen Überlegungen im Hinterkopf bietet Intel jetzt bei Sapphire Rapids einen "Optimized Power Mode" an, der bei wechselnden Lasten zwar im Schnitt 5 Prozent Rechenleistung kosten, aber auch bis zu 20 Prozent Stromverbrauch einsparen soll, in dem das Fabric aggressiv heruntergetaktet wird, anstatt immer alles unter Volldampf bereit zu halten.

        Zitat von Ellina
        Ich frage mich wo die Chiplets hin gehen in punkto aufteilung kerne. Die Ryzen Generation 5 & 7 haben ja noch 12kerne 16 kerner.

        Intel setzt ja seit der 12er Generation auf Hyprit achetktur und die generelle frage ist wie die das auch in bezug auf die 3D V-Cash modelle der 7 Generation auswirkt b.z.w wie sie da im Cash bereich ändern können wollen möchten.
        Nach aktuellem Informationsstand wird Intel die Tiles bei Meteor Lake nur zur Senkung von Fertigungskosten nutzen. So kann man funktional unterschiedliche Bestandteile (IGP, CPU-Kerne, SoC) in verschiedenen Fertigungsprozessen fertigen lassen (z.B. I/O profitiert praktisch gar nicht von feineren Nodes, also reicht etwas altes, grobes, günstiges) und unvermeidbare Produktionsfehler werden einfach dank der kleineren Siliziumstückchen weniger Ausschuss verursachen. Aber im Gegensatz zu AMD scheint man die Technik aktuell nicht zur Skalierung von CPUs einzuplanen, sondern möchte weiterhin für jede Skalierungsstufe angepasste Tiles mit der korrekten Zahl von Kernen fertigen. Für Meteor Lake wird immer exakt ein Tile mit CPU-Kernen erwartet (möglicherweise gibt es das dann aber in verschiedenen Ausbaustufen; also beispielweise Dual-P-Core, Quad-P-Core und Hexa-P-Core mit noch unbekannten E-Core-Konfigurationen) und der XCC-Ausbau von Sapphire Rapids besteht zwar aus vier Stücken Silizium, aber es sind immer exakt vier, immer die gleichen vier und diese werden auch nirgendwo anders genutzt. AMDs Ansatz "ein Chiplet ergibt in wechselnder Anzahl verschiedene Produkte" kennt Intel zwar und nutzt ihn meinem Wissen nach bei einigen FPGAs und bei Ponte Vecchio, der auch in "halber" Größe erwartet wird. Aber bei CPUs hat man offensichtlich ausreichend große Stückzahlen, um getrennte Fertigungslinien zu rechtfertigen.
      • Von PCGH_Torsten Kokü-Junkie (m/w)
        Zitat von Rollora
        Soweit mir in Erinnerung hat AMDs Ansatz bei Niedriglastszenarien und Idle ein Effizienzproblem gegenüber einem Monolithen etwa. Wäre dies bei Intels Ansatz auch so?
        Mit ziemlicher Sicherheit, aber vermutlich in verringertem Maße. Für Sapphire Rapids spricht Intel von "quasi monolithic silicon"; die Inter-Chip-Connects sollen nicht zu Lasten der Leistung gehen. Man kann aber offensichtlich nicht einfach das Mesh über EMIB laufen lassen, sondern braucht ein verändertes Sende-Empfangssystem. Zusätzliche Einheiten mit Sendeleistung verbrauchen aber natürlich zusätzlich Strom und das rächt sich gerade bei mittlerer Auslastung oder aber wenn einige wenige Kerne mit voller Leistung laufen. Also immer dann, wenn die Recheneinheiten selbst nur wenig Strom verbrauchen, man aber die Interconnects nicht runtertakten kann, weil eben doch der volle Datenzugriff bereit stehen muss. Bei AMDs Zen-2-Epycs stand den Kernen selbst unter Volllast gerade einmal die Hälfte des TDP-Budgets zur Verfügung, der Rest wurde schon am 50 Prozent Auslastung vom Uncore-Bereich (inklusive Octa-Channel-RAM-Controller) aufgefressen (Quelle). Mit ähnlichen Überlegungen im Hinterkopf bietet Intel jetzt bei Sapphire Rapids einen "Optimized Power Mode" an, der bei wechselnden Lasten zwar im Schnitt 5 Prozent Rechenleistung kosten, aber auch bis zu 20 Prozent Stromverbrauch einsparen soll, in dem das Fabric aggressiv heruntergetaktet wird, anstatt immer alles unter Volldampf bereit zu halten.

        Zitat von Ellina
        Ich frage mich wo die Chiplets hin gehen in punkto aufteilung kerne. Die Ryzen Generation 5 & 7 haben ja noch 12kerne 16 kerner.

        Intel setzt ja seit der 12er Generation auf Hyprit achetktur und die generelle frage ist wie die das auch in bezug auf die 3D V-Cash modelle der 7 Generation auswirkt b.z.w wie sie da im Cash bereich ändern können wollen möchten.
        Nach aktuellem Informationsstand wird Intel die Tiles bei Meteor Lake nur zur Senkung von Fertigungskosten nutzen. So kann man funktional unterschiedliche Bestandteile (IGP, CPU-Kerne, SoC) in verschiedenen Fertigungsprozessen fertigen lassen (z.B. I/O profitiert praktisch gar nicht von feineren Nodes, also reicht etwas altes, grobes, günstiges) und unvermeidbare Produktionsfehler werden einfach dank der kleineren Siliziumstückchen weniger Ausschuss verursachen. Aber im Gegensatz zu AMD scheint man die Technik aktuell nicht zur Skalierung von CPUs einzuplanen, sondern möchte weiterhin für jede Skalierungsstufe angepasste Tiles mit der korrekten Zahl von Kernen fertigen. Für Meteor Lake wird immer exakt ein Tile mit CPU-Kernen erwartet (möglicherweise gibt es das dann aber in verschiedenen Ausbaustufen; also beispielweise Dual-P-Core, Quad-P-Core und Hexa-P-Core mit noch unbekannten E-Core-Konfigurationen) und der XCC-Ausbau von Sapphire Rapids besteht zwar aus vier Stücken Silizium, aber es sind immer exakt vier, immer die gleichen vier und diese werden auch nirgendwo anders genutzt. AMDs Ansatz "ein Chiplet ergibt in wechselnder Anzahl verschiedene Produkte" kennt Intel zwar und nutzt ihn meinem Wissen nach bei einigen FPGAs und bei Ponte Vecchio, der auch in "halber" Größe erwartet wird. Aber bei CPUs hat man offensichtlich ausreichend große Stückzahlen, um getrennte Fertigungslinien zu rechtfertigen.
      • Von Bärenmarke BIOS-Overclocker(in)
        Zitat von Rollora
        Auch stimmen Intels Zeitangaben hoffentlich: dann ist man etwa im Server-Bereich zwar ewig zu spät mit Sapphire Rapids, aber anscheinend kommen die "Nachfolger" deshalb trotzdem innerhalb des Jahres. Könnte also interessant werden
        Das ist meines erachtens kein sehr cleverer Move und ich hätte dann eher eins von beidem gestrichen, weil wenn man in 6 Monaten schon wieder das Nachfolgeprodukt bekommt, wird jeder der vorhat einen intel Server zu kaufen und es zeitlich nicht akkut ist die 6 Monate noch warten und sich dies vermutlich auf die Verkaufszahlen von Sapphire Rapids auswirken.
        Aber schaun wir mal, wie die Roadmap letztendlich umgesetzt wird.

        Zitat von Rollora
        Soweit mir in Erinnerung hat AMDs Ansatz bei Niedriglastszenarien und Idle ein Effizienzproblem gegenüber einem Monolithen etwa. Wäre dies bei Intels Ansatz auch so?
        Das Problem wirst du auch bei intel haben, da ja immer eine gewisse Energie für die Kommunikation der unterschiedlichen Komponenten benötigt wird.
        Deswegen wird man im Notebookbereich - da ausschließlich im ultra thin Bereich - weiterhin auch nur monolithische Designs sehen.
        Der Hauptvorteil von MCM ist ja die Skalierbarkeit nach oben, was ja vor allem im HPC Sektor sehr wichtig ist. So spannend wie die nächsten Jahre, waren die 2010-2020 nicht.
      • Von Ellina BIOS-Overclocker(in)
        Ich frage mich wo die Chiplets hin gehen in punkto aufteilung kerne. Die Ryzen Generation 5 & 7 haben ja noch 12kerne 16 kerner.

        Intel setzt ja seit der 12er Generation auf Hyprit achetktur und die generelle frage ist wie die das auch in bezug auf die 3D V-Cash modelle der 7 Generation auswirkt b.z.w wie sie da im Cash bereich ändern können wollen möchten.

        Zumal für mich interesannt ist wie das dann weiter geht weil das Modell von AMD wo man einfach darüber ne chiplet setzt und darunter klappt ja auch nur bedingt.

        Bin gespannt wie was die da sich einfallen lassen damit es in den nächsten jahren bis 2025 ungefähr wenn die nächsten Generation raus kommen für CPUs mit Kernen haben. Weil irgend wie müßen beide sich hin ran halten da sie aktuell zwei unterschiede haben die aber wie ich finde irgend wo wie ans limit kommen z.b. mit zusätzlichen prozessen die halt von takt eines kerns einfluss hat + Temperaturen richtung 90+ Grade.
      • Von Rollora Kokü-Junkie (m/w)
        Zitat von PCGH_Torsten
        Intels erstes MCM war der Pentium Pro. Das erste MCM mit Compute-Fähigkeiten auf mehreren Chips war Presler, das erste MCM mit integrierter Northbridge Clarkdale und das erste MCM mit Silicon-Interconnects Kaby Lake G. Falls Foveros zum Einsatz kommt, sollte man noch Lakefield erwähnen.
        Mea Culpa, ich sollte nicht schreiben, wenn ich nicht bei vollen Sinnen bin.
        Natürlich gabs davor schon MCMs und Chiplets. Nicht erst seit dem Core 2 Quad oder Pentium Pro, wenngleich das vielleicht Intels erster war.
        Gemeint war eigentlich eher sowas Intels erster Versuch seit Core 2 Quad einen MCM Chip für die breite Masse anzubieten. Und im Speziellen: mit neuen Technologien die heuer kommen (EMIB gabs ja schon, aber AFAIR kommt eine neue Version).
        Letztlich habe ich mich damit noch zu wenig beschäftigt, da es eben noch nicht "da" ist. Aber spätestens dann wird interessant wie Intels und AMDs Ansatz unterschiedliche Vor/Nachteile mit sich bringt.
        Soweit mir in Erinnerung hat AMDs Ansatz bei Niedriglastszenarien und Idle ein Effizienzproblem gegenüber einem Monolithen etwa. Wäre dies bei Intels Ansatz auch so?
        Zitat von PCGH_Torsten
        Das erste Intel-MCM-mit-von-Intel-entwickelten-aber-von-jemand-anderem-gefertigten-Recheneinheiten-das-eine-CPU-ist könnte MTL noch werden. Aber eine derart eng definierte Kategorie wirkt dann doch bemüht. So als wolle irgendwer unbedingt von einem "first" sprechen, sich aber nicht trauen, einfach in offener Willkür vom ersten "Intel-MCM 2H23" zu sprechen.^^
        ja ich war unklar (und Lakefield vergesse ich stets, auch weil es wohl nicht besonders breit verfügbar war).
        Zitat von PCGH_Torsten
        Mal gucken, wie faszinierend er noch wirkt, wenn er tatsächlich erscheint. Zen 6 würde heute sicherlich auch ungeheuer spannend wirken, wenn wir mehr davon wüssten.
        insgesamt sind die nächsten 3-5 Jahre wieder spannender, als die vor 2017
      • Von PCGH_Torsten Kokü-Junkie (m/w)
        Zitat von Rollora
        Ich bin einfach schon sehr gespannt auf Meteor und Lunar Lake.
        Die architektonischen Änderungen (die letzten Endes ja als Arrow Lake im Desktop kommen werden) sowie die Verbesserungen bei IPC, Effizienz.
        Auch natürlich, weil es Intels erster MCM Chip ist und inwiefern sich das auswirken wird.
        Intels erstes MCM war der Pentium Pro. Das erste MCM mit Compute-Fähigkeiten auf mehreren Chips war Presler, das erste MCM mit integrierter Northbridge Clarkdale und das erste MCM mit Silicon-Interconnects Kaby Lake G. Falls Foveros zum Einsatz kommt, sollte man noch Lakefield erwähnen.

        Das erste Intel-MCM-mit-von-Intel-entwickelten-aber-von-jemand-anderem-gefertigten-Recheneinheiten-das-eine-CPU-ist könnte MTL noch werden. Aber eine derart eng definierte Kategorie wirkt dann doch bemüht. So als wolle irgendwer unbedingt von einem "first" sprechen, sich aber nicht trauen, einfach in offener Willkür vom ersten "Intel-MCM 2H23" zu sprechen.^^

        Zitat von DARPA
        Meteor Lake wird in Sachen Package/Tiles interessant. Aber bezüglich Architektur reizt mich erst der Reset Royal Core (Nova Lake ?).
        Mal gucken, wie faszinierend er noch wirkt, wenn er tatsächlich erscheint. Zen 6 würde heute sicherlich auch ungeheuer spannend wirken, wenn wir mehr davon wüssten.
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