Intel Sapphire Rapids kommt mit DDR5, PCI-E 5.0, HBM2 ab 2022
Intel hat einige Details zu Sapphire Rapids bestätigt, der kommenden Server-Architektur. So ist nun klar, dass es DDR5, PCI Express 5.0 und teils HBM2e-Module sowie zwei neue Befehlserweiterungen ab 2022 gibt. Über Details wie die Kernzahlen oder die Größe des Zusatz-Caches schwieg man.
Intel hatte im Rahmen der Supercomputer-Konferenz ISC 2021 weitere Details zu Sapphire Rapids bestätigt, den kommenden Server-Prozessoren. Die werden, wie die Gerüchteküche schon seit einiger Zeit weiß, auf DDR5 und PCI Express 5.0 wechseln. Außerdem wird CXL 1.1 (Compute Express Link) unterstützt. Aber nicht nur im I/O-Teil ändert sich einiges, sondern auch im Compute-Segment: Die nunmehr in 10 nm ++ gefertigten Prozessoren bekommen die Golden-Cove-Kernarchitektur sowie mit AMX (Advanced Matrix Extensions) und DSA (Data Streaming Accelerator) neue Befehlssatzerweiterungen. Wie viele Kerne die Prozessoren haben werden, wurde nicht bestätigt. Hier muss man sich auf die letzten Gerüchte stützen. Die nennen 15 bzw. 20 Kerne pro Modul, woraus sich Prozessoren mit potenziell bis zu 56 und 72 Kernen ergeben.
Schon da wurde über mehr Cache von Form von HBM auf dem Package gemunkelt und das wurde von Intel nun bestätigt. Leider spart sich Intel alle technischen Details hierzu. Auf dem Papier kann HBM2e bis zu 460 GByte/s pro Stack verschieben; ein Stack kann aus bis zu 12 gestapelten Dies mit insgesamt 24 GByte bestehen. Zum Vergleich: Die acht Kanäle mit DDR5-4800 schaffen 38,4 GByte/s pro Kanal - in Summe also 307,2 GByte/s bei höherer Latenz. Interessant ist, dass ein Betrieb ohne DIMM und nur mit HBM möglich wird. Wie groß der zusätzliche Cache auf dem Multi Chip Module sein wird, verrät Intel nicht - es gibt Gerüchte über 64 GiByte. HBM2e ist zwar im normalen Lieferprogramm der Xeons, aber teuer und wird deshalb wohl nicht der Standard für die meisten Systeme sein.
Bildergalerie
Sapphire Rapids startet zudem im Tandem mit Ponte Vecchio, dem Datacenter-Beschleuniger, der aus bis zu 47 Tiles bestehenden Xe-Architektur und ebenfalls teurem HBM-Speicher, die unter anderem im Aurora-Supercomputer am Argonne National Lab verwendet werden. Auch der SuperMUC-NG Phase 2 setzt auf die Kombination. Ponte Vecchio lief nun erstmals, so Intel - man will sich hier gegen wie Wettbewerber AMD und Nvidia aufstellen. Apropos Wettbewerb: Mit dem Zukauf von Barefoot Networks stellt man sich auch im Bereich Ethernet breiter auf - zulasten der eigenen Infiniband-Technik.
Lisa Spelman, Corporate Vice President und General Manager Xeon und Memory Group, bestätigte, dass Sapphire Rapids im ersten Quartal 2022 in Produktion geht und im zweiten Quartal 2022 dann in Serie laufen soll. Eine breite Verfügbarkeit wird mit dem ersten Halbjahr 2022 angegeben. Schaut man sich ältere Dokumente an, könnte man das als Verschiebung werten. Da es aber keine konkreten Ankündigungen gab, mag man vielleicht eher von einer Anpassung sprechen. Alte Fahrpläne sahen Sapphire Rapids jedenfalls auch schon 2021 im Vertrieb.
HBM ist übrigens auch RAM!
Aber prinzipiell, klar. Ich hab das umgebaut. Man muss halt sehen, dass die Storys nicht 4 Stunden Feinschliff kriegen.
Das Produkt enthält vermutlich exakt 0 Prozent Koduri. Dazu steht er zuweit oben der Hackordnung und kam auch etwas zu spät, um physische Details zu verändern.
Btw, hier etwas wie "100 Prozent made by Koduri" in den Raum zu stellen, würde ich eher vermeiden bei der Komplexität des Produktes zumal da auch bspw. jedem Menge Xeon Phi-Ingenieuere dran beteiligt waren. Werbetechnisch ist es vielleicht gut einem (möglichen) Erfolg ein einzelnes Gesicht zu geben, für eine akkurate Darstellung der tatsächlichen Gegebenheiten muss man jedoch voraussichtlich wesenntlich weiter ausholen.
[Ins Forum, um diesen Inhalt zu sehen]
Der HBM2-only-Betriebsmodus klingt tatsächlich interessant. Für Wald-und-Wiesen-Workloads würde die beträchtlich höhere Speicherbandbreite vermutlich aber keinen übermäßigen Zugewinn bedeuten. Hier könnte ich mir eher vorstellen, dass insbesondere HPC- und AI-Workloads davon (teilweise beträchtlich) profitieren könnten.