Ryzen 9 7950X3D und 7900X3D: Renderings machen 3D V-Cache bei nur einem Chiplet sichtbar
AMD hat auf der CES kürzlich drei neue CPUs mit potentem 3D V-Cache vorgestellt, der bei den Modellen mit zwei Chiplets jedoch nur einfach vorhanden ist.
Bereits im Rahmen der kürzlich erfolgten Vorstellung von AMDs Ryzen 9 7950X3D und 7900X3D zeichnete sich ab, dass der 3D-V-Cache jeweils nur auf einem der beiden Core Complex Dies (CCD) oder auch einfach Chiplet sitzt, weswegen das zweite CCD ohne den Zusatz-Cache höher takten kann. So erklären sich auch die niedrigen Boost-Taktraten beim kleineren Ryzen 7 7800X3D mit nur einem CCD und dem darauf befindlichen Stapel-Cache.
Wie Techpowerup.com berichtet, hat AMD mittlerweile hochauflösende Renderings der Dual-CCD-Prozessoren veröffentlicht, auf denen auch nur einer der beiden CCDs mit gestapeltem L3D (L3-Cache-Die) zu sehen ist, was die Angelegenheit verdeutlicht. Dergleichen konnte man demnach auch bereits bei Realabbildungen der 3D-V-Cache-CCDs des älteren 5800X3D auf "Zen 3"-Basis oder den "Milan-X"-Prozessoren der Epyc-Reihe mit 3D-V-Cache sehen. Hier zeigt sich ein deutliches Erscheinungsbild mit Trennlinien zwischen dem L3D und den strukturellen Substraten über den Bereichen des CCDs, die die CPU-Kerne enthalten. Zuvor hatte man derweil vermutet, dass der Cache womöglich auf beide CCDs aufgeteilt sein könnte.
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Aufteilung und OS-Scheduling
Dem Bericht nach sollte das asymmetrische Cache-Setup aus Software-Perspektive dabei keine "Probleme" machen, da AMD auch bereits vor dem Zeitalter der Hybrid-Core-Prozessoren mit "Alder Lake" und Co., etwa bei den "Zen 2"-basierten Ryzen-3000-CPUs, Dual-CCD-Client-Prozessoren geliefert und eng mit Microsoft zusammengearbeitet hat, um das OS-Scheduling so zu optimieren. So können leistungsstarke und weniger parallelisierte Arbeitslasten wie Spiele nur auf einem der beiden CCDs lokalisiert werden, um DDR4-Speicher-Roundtrips zu minimieren, heißt es.
Bereits bei "Zen" und "Zen 2" habe es dabei Herausforderungen bei der Optimierung von Multithreading-Workloads gegeben, bei denen der OS-Scheduler idealerweise Spiele-Workloads auf einem einzelnen CCX lokalisieren möchte, bevor beide CCXs auf einem einzelnen CCD "gesättigt" sind, und dann zum nächsten CCD weitergeht.
Dies wird durch Methoden wie "CPPC2 preferred-core flagging" erreicht, weshalb AMD dringend empfiehlt, den Windows-Energieplan "Ryzen Balanced" zu verwenden, der in den Chipsatztreibern enthalten ist. Techpowerup.com geht davon aus, dass etwas Ähnliches mit den 12- und 16-Core 7000X3D-Prozessoren passieren wird. Hierbei könnten Spiele-Workloads davon profitieren, dass sie auf dem 3D-V-Cache-aktivierten CCD lokalisiert sind, und jegliche Spillover-Workloads (wie Audio-Stack, Netzwerk-Stack, Hintergrunddienste etc.) vom zweiten CCD übernommen werden.
Bei nicht spielbezogenen Arbeitslasten, die sich auf alle 16 Kerne verteilen, arbeite der Prozessor derweil wie jeder andere Multi-Core-Chip, nur dass die Kerne im 3D-V-fähigen CCD durch den größeren Opfer-Cache eine bessere Leistung haben. Es sollte demnach keine Laufzeitfehler geben, die durch ISA-Nichtübereinstimmung entstehen, da die CPU-Kerntypen auf beiden CCDs die gleichen "Zen 4"-Typen sind. Wie das Ganze leistungstechnisch letztlich aussieht, wird sich im Rahmen von Tests zur Markteinführung im Februar zeigen.
