Intel zeigt gestapelten CMOS-Transistor mit Backside Power Delivery

Um immer mehr Transistoren auf derselben Fläche unterzubringen, gibt es mehrere Hürden. Meist steht die Verkleinerung der Transistoren selbst im Fokus, doch auch andere Bereiche wie etwa die Kontaktierung können verbessert werden. Auf dem International Electron Devices Meeting (IEDM) 2023 zeigt Intel entsprechende Fortschritte.

Stapeln, verbinden und kombinieren

So soll es dem Unternehmen erstmals gelungen sein, NMOS- und PMOS-Transistoren - die zusammen die allgegenwärtige CMOS-Schaltung bilden - zu stapeln. Beide Transistoren sollen damit zusammen auf einen Gate Pitch (Abstand) von 60 nm kommen. Zum Vergleich: Der Intel-4-Prozess, der für die kommenden Meteor-Lake-Prozessoren zum Einsatz kommt, benötigt 50 nm für einen einzelnen Transistor. Zusammen mit Backside Power Delivery, um Kontaktierungsfläche einzusparen, könnte die Technik damit deutliche Vorteile bieten.

Das Stapeln von CMOS-Transistoren geht allerdings weit in die Zukunft: Intel will damit erst nach den Ribbon-FETs anfangen, die die aktuellen FinFET-Transistoren ablösen sollen. Passend dazu gibt es zu dem neuen Ansatz auch noch kein Zeitfenster - es dürfte um mehrere Jahre gehen. Zumindest die rückseitige Kontaktierung in Form von Backisde Power Delivery kommt aber schon deutlich früher, sie soll laut Intel bereits 2024 zum Einsatz kommen.

Wiederum länger warten muss man auf eine weitere Neuigkeit der IEDM 2023: Intel ist es offenbar als erstes Unternehmen gelungen, einen Silizium-Wafer im großen Stil um GaN-Transistoren zu ergänzen. Hintergrund ist die deutlich höhere Leitfähigkeit von GaN-NMOS-Transistoren, wohingegen entsprechende PMOS-Transistoren schlechter als vergleichbare Silizium-Modelle sind. Der neue Ansatz soll deshalb beide Vorteile kombinieren: NMOS-Transistoren aus Galliumnitrid werden zusammen mit PMOS-Transistoren aus Silizium auf demselben Wafer eingesetzt.

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Der Fokus der neuen Technik soll zunächst offenbar auf der Energieverteilung im Chip und (noch) nicht auf den Rechenwerken liegen. Einen Fahrplan gibt es zudem auch hier nicht. Bis die Technik für Prozessoren und Grafikkarten praxisreif wird, dürften also ebenso mehrere Jahre vergehen. Falls die Integration gut gelingt, könnte der Einsatz von GaN-Transistoren nachfolgend aber womöglich auch die Rechenschaltungen selbst beschleunigen - schließlich steht auch dort die Leitfähigkeit im Fokus. Aktuell ist das alles aber noch Zukunftsmusik. In den nächsten Tagen und Wochen wird erst einmal spannend, wie gut sich Meteor Lake mit dem neuen Fertigungsprozess Intel 4 schlägt.

Quelle: Intel (Pressemitteilung)

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Intel zeigt gestapelten CMOS-Transistor mit Backside Power Delivery Auf dem IEDM 2023 stellt Intel neue Errungenschaften bei der Halbleiter-Fertigung vor. Dabei geht es um einen gestapelten CMOS-Chip mit rückseitiger Energieversorgung und um GaN- und Silizium-Transistoren auf demselben Wafer.

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