Panther Lake: Intel möchte Speichercontroller und Compute-Die zusammenlegen, um die Latenz zu verringen
Es gibt neue Gerüchte zur 2025er-Generation von Intel-CPUs. Bei den unter dem Codenamen Panther Lake zusammengefassten Mobile-CPUs könnten Speichercontroller und Compute-Die zusammengelegt werden.
Aktuell sind die neuen Modelle der Arrow-Lake-Reihe von Intel das große Thema im CPU-Bereich. Intern wird aber natürlich schon an der nächsten Generation gearbeitet. Diese läuft unter den Codenamen Panther Lake (Mobile-CPUs) und Nova Lake (Desktop-CPUs). Zu beiden Serien gibt es jetzt neue Gerüchte von vergleichsweise zuverlässigen Insidern. Bei den Laptop-Prozessoren plant Intel demnach, den Speichercontroller auf den Compute-Die zu integrieren. Das Ziel ist dabei die Reduzierung der Latenz, die bei aktuellen Modellen immer wieder für Probleme sorgt. Schon bei Nova Lake steht dann möglicherweise die Rückkehr zur traditionellen Chip-Konfiguration im Raum.
Die Informationen stammen von den bekannten Intel-Insidern Jaykihn und kopite7kimi, die diese am vergangenen Wochenende auf der Plattform X geteilt haben. Demnach ist anzunehmen, dass Panther Lake keinen dedizierten SoC-Tile haben wird, was die Architektur vereinfacht. Zudem sollen eben Speichercontroller und Compute-Die zusammengelegt werden, um die Datenübertragung zu beschleunigen und die Latenz zu reduzieren. Bei Nova Lake könnte Intel dann mit einer optimierten Version zur 'alten' Chip-Konfiguration zurückkehren.
Wichtig ist natürlich festzuhalten, dass es sich dabei um unbestätigte Gerüchte handelt. Intel hat bisher noch keine Stellung dazu bezogen und auch noch keine offiziellen Informationen zu Panther Lake und Nova Lake geteilt. Bis die neuen CPUs also vorgestellt werden, gibt es keine Garantie, dass die Informationen tatsächlich stimmen.
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Quelle: wccftech.com, X, X
Wo eine Gleichteilestrategie ihr Ende findet, sind grob gesagt drei Fälle:
- Zusätzliche Stückzahlen des Gleichteils müssen mit dem gleichen Aufwand wie ein zusätzliches Un-Gleichteil gefertigt/transportiert/etc. werden, ohne in Relation zu diesen Gesamtkosten nennenswert Entwicklung einzusparen.
Außerhalb der IT mit ihren absurden Stückzahlen findest du den z.B. auch in der Autoindustrie: Befestigungsmaterialien und Kabelage werden individuell an den Bedarf angepasst und liegen teils in mehreren Dutzend Ausführungen vor – pro Fahrzeugmodell. Es wäre zwar einfacher, für jede Verbindung die gleiche Schraube und für jede Ausstattungsvariante den gleichen Kabelbaum zu verwenden. Es würde aber keinen einzigen Cent laufende Kosten einsparen, weil die größere Anzahl an Gleichteil-Schrauben und Gleichteil-Kabelbäumen nicht einfach auf der gleichen Maschine oder vom gleichen Mitarbeiter nebenbei produziert werden können, sondern weil man dafür so oder so eine zweite, parallele Produktion einrichten muss. Diese dann eine abgewandelte Variante produzieren zu lassen und so Optimierungspotenzial mitzunehmen, verursacht quasi keine Mehrkosten, ermöglicht aber umgekehrt Einsparungen im Rahmen der Optimierungen.
Ich bezog mich auf die 2023er Generation. Da sind die Entsprechungen zu AMDs 2024er Runde (die sich bei der Zahl der Chips nicht von den Vorgängern unterscheidet)
- einmal RPL
- SPR-HCC
- SPR-XCC
Macht dreimal Intel-Silizium gegen vier-/fünfmal AMD-Silizium. Wenn man es darauf anlegt, kann man SPR-XCC eben als zwei Chips zählen, weil er halt nicht monolithisch ist – ein besser geeignetes Beispiel für monolithische Designphilosophien gab es halt nicht. Ich persönlich habe ihn als Einzeldesign gezählt, weil seine Bestandteile eben funktional identisch sind, nirgends anders verwendet werden und beim SPR-Nachfolger ist es auch nur noch ein Design. Zusätzlich habe ich die beiden kleineren Ausbaustufen von RPL und ADL mitgezählt, sowie die beiden "Hawk Point"-/Phoenix-Formate und Strix Point, die AMD im Einsteiger-Desktop respektive mobile dagegen. Macht in der Summe sechs Intel "kein Tiling" Chips gegen sieben AMD "Chiplets für alles" Chips. (Achtmal AMD, wenn man den V-Cache mitzählt. Aber der adressiert überwiegend Marktpositionen, für die Intel gar nichts hat.)
LNL geht aber genau in die Gegenrichtung: Der hat, im Gegensatz zu den genannten AMD-Chips, schlicht keine Standard-DDR5-PHYs, die sich innerhalb der Standard-DDR5-Specs nicht schrumpfen oder sparsamer machen lassen würden. Der hat auch kaum PCI-E-Lanes mit dem gleichen Problem und der sitzt in Geräten, bei deren typischen Nutzung 0,5 W Einsparpotenzial an der dahinter liegenden Controller-Logik nicht "ein Witz", sondern "20+ Prozent Verbesserung im typischen Betrieb" sind. Und genau deswegen wurde bei LNL der IMC auch auf den 5-nm-Compute-Tile gepackt, obwohl der Chip insgesamt sowieso nicht mit Performance punktet und obwohl eine Verlagerung in den 10-nm-"PCH"-Tile sowohl die Fertigung für diesen Abschnitt billiger gemacht hätte, als auch die Größenverhältnisse und damit Yield-Raten der beiden CPU-Tile optimiert hätte.
Wo eine Gleichteilestrategie ihr Ende findet, sind grob gesagt drei Fälle:
- Ich kann das gewünschte Produkt damit nicht darstellen: Am Beispiel AMD Epyc haben daher Bergamo/Turin Dense andere Compute Chiplets als Genoa/Turin Classic, weil nur so das gewünschte Produkt (Extreme High Core Count CPU mit Fokus auf Cloud Native / TelCo / Edge) darstellbar ist. Ein Gleichteil findet trotzdem Anwendung: Der I/O-Die ist gleich.
- Die gewünschte Qualität kann nicht gewährleistet werden. Das versteht sich glaube ich von selbst.
- Das gewünschte Gleichteil erreicht eine zu niedrige Stückzahl, um wirtschaftlich genug zu sein, damit man eventuelle Nachteile in Kauf nimmt, oder die Nachteile sind zu groß. Das wäre z.B. der Grund, warum AMD bis auf wenige Ausnahmen (z.Zt. nur Dragon Range/Fire Range) im Mobile-Bereich monilithisch geblieben ist. Die Nachteile wären einfach zu groß, die Stückzahlen für eine Anpassung zu klein.
Man kann ja gerne immer wieder darauf verweisen, dass AMD vor Ryzen/Epyc fast pleite war, yadda yadda - aber irgendwie sind sie es im Moment wohl doch eher nicht? Ob das vielleicht auch ein Stück an einem sehr effizienten Produktdesign liegen mag?
Und so einfach "copy/paste" scheint die ganze Geschichte ja doch nicht zu sein, wenn ich mir die Probleme bei der Weiterentwicklung von Alder Lake zu Raptor Lake anschaue. Oder Lunar Lake mit Xe2-GPU und 48TOPS NPU, Arrow Lake aber ohne?
14 nm erst mit einem Jahr Verspätung für Desktop und Server brauchbar.
10 nm ("Intel 7") erst mit zwei Jahren Verspätung für mobile, mit dreien für Server, mit vieren für Desktop brauchbar.
7 nm ("Intel 4"/"Intel 3") erst mit einem Jahr Verspätung für Nischen-mobile, mit zweien für Server, nie für Desktop oder in der mobile-Breite brauchbar.
Erste Generation 5 nm ("20A"/"18A") komplett unbrauchbar, mobile-Markteinführung dadurch um mindestens ein Jahr, in der Breite vermutlich um zwei Jahre verspätet, Desktop-Einsatz nach aktuellen Erwartungen um mindestens zwei Jahre.
Und das ist noch die Intel-freundliche Interpretation ohne Annahme von Umbenennungen im Rahmen von "5N4Y" und mit Verspätungsrechnungen ausgehend von den Ankündigungen im Rahmen der jeweiligen Vorgänger. Wenn man davon ausgeht, dass die Zeile eigentlich schon beim Vor-Vorgänger gesteckt werden und das der ursprünglich erwartete "Lunar Lake in Intel 3" eigentlich ein Full-Node gegenüber Intel 4 bringen sollte und danach noch zwei weitere (full) Nodes bis Sommer kommenden Jahres folgen sollten, dann kommt man spielend zu Verzögerungen von über einem halben Jahrzehnt.
18A wird am Beginn wohl wahrscheinlich auch deshalb nur in kleinen Chips und geringen Taktraten eingesetzt, weil man eben noch lernt und erst spätere Designs (Nova Lake) mehr Takt rausschlagen
Intel hat mit MTL und ARL nicht vollständig umgesetzt, was der Sinn einer chipletbasierten Architektur ist, nämlich Ausbeute (yield), Nodeoptimierung und Mehrfachverwendung. Intel ist bei Ausbeute + Node stehen geblieben. Das bringt zwar bessere yields und optimalere Nodes für einzelne Komponenten, es bringt aber eben auch den Nachteil bei den Latenzen. Ohne ihre Tiles über verschiedene Produkte hinweg zu teilen, so wie AMD das macht, können sie aber auch gleich hingehen und den I/O Bereich wieder im Compute-Tile ansiedeln - denkt zumindest Intel sich.
Das hilft dann natürlich bei den Latenzen, aber wirtschaftlich ist das wieder mal nicht. Da wären sie sogar noch besser beraten, wieder komplett monolithisch zu arbeiten, weil auch der Plan mit "wir tauschen dann einfach einzelne Tiles wie die GPU aus" hat ja nicht funktioniert, weil die neue GPU-Tile nicht rechtzeitig fertig wurde.
Die GPU-Tile gleichzeitig mit dem CPU-Tile zu wechseln wäre übrigens ein klarer Widerspruch zu der von dir angestrebten Flexibilität; die Erwartungen eines ARL-R mit genau dieser Änderung zumindest in Mobile dagegen wäre eine Bestätigung.
Wobei es hier weniger um Tempo geht, als um Effizienz: Panther Lake ist eine Mobil-GPU, Nachfolger von Lunar Lake.
Wenn hier "Datenleitungen" und Kommunikation eingespart wird, bringt das wenig Tempo aber in dem Bereich viel Effizienz.
Ich hätte trotzdem eher erwartet/gehofft, dass Intel endlich Adamantine rausholte und dann vielleicht noch etwas Lakefield eingekreuzt: IMC nicht zurück in den Compute-Tile, sondern I/O zusammen mit einem L4 oder L3 in den Base-Tile.