Gestapelte Transistoren: TSMC fertigt CFETs mit höherer Effizienz - dank Spannungstuning
TSMC hat die Neuerungen an der hauseigenen CFET-Technik präsentiert, mit der die Transistordichte bald bis zu verdoppelt werden soll. Unter anderem kommen die Optimierungen der Effizienz zugute.
Intel und TSMC wechseln zwar erst im kommenden Jahr von den aktuell genutzten FinFET-Transistoren auf die neue GAA-Bauweise, parallel arbeiten beide Unternehmen aber auch schon an den weiteren Nachfolgearchitekturen. Voraussichtlich im kommenden Jahrzehnt soll es gelingen, im Rahmen des CFET-Aufbaus NMOS- und PMOS-Transistoren nicht wie bislang nebeneinander zu fertigen, sondern sie zu stapeln. Schon im vergangenen Jahr hat TSMC dabei eine Erfolgsmeldung verbreitet und einen CFET-Prozess gezeigt, der eine für seinen frühen Entwicklungsstand vielversprechende Yield-Rate aufweist.
Weitere Optimierungen
Auf der diesjährigen IEDM hat das Unternehmen nun ein Update geliefert und die seitdem entwickelten Verbesserungen vorgestellt. Die Größe der Transistoren bleibt dabei unangetastet. Erneut liegt der Gate Pitch bei 48 nm und die Gate Length bei 15 nm. Auch kommen in beiden Fällen wieder GAA-Transistoren zum Einsatz, wobei sich die NMOS-Transistoren über den PMOS-Transistoren befinden.
Quelle: TSMC
Den Querschnitt oben links hat TSMC bereits letztes Jahr gezeigt. Dieses Jahr wurde auch eine Detailaufnahme der gestapelten Transistoren (links unten) und der Struktur der Metallverbindungen (rechts) präsentiert.
Verbesserungen gab es dabei durch eine verbesserte Belichtung. Durch eine Technik namens Vertical Dipole Patterning kann TSMC die Spannungseigenschaften beider Transistorarten jetzt offenbar getrennt optimieren. Beim PMOS-Transistoren bringt das derzeit kaum Vorteile, und auch das obere Ende Spannungskurve ist bei beiden Varianten ähnlich. Ein sinnvoller Betrieb ist laut TSMC bei Spannungen bis 1,2 V möglich. Dafür konnte aber die Aktivierungsspannung der NMOS-Transistoren um 160 mV reduziert werden. Das wiederum dürfte die Effizienz deutlich erhöhen, auch wenn die aktuellen Fortschritte noch viel zu früh für finale Aussagen sind.
Quelle: TSMC
Durch ein neues Patterning konnte die Spannungskurve der NMOS-Transistoren deutlich verbessert werden. Sprich: Derselbe Strom kann mit einer deutlich geringeren Spannung transportiert werden.
Quelle: TSMC
TSMC sieht sich bei der CFET-Entwicklung vor der Konkurrenz. Hinter dem Eintrag in der linken Spalte verbirgt sich ein Prozess, den Intel letzten Dezember vorgestellt hat.
Weitere Optimierungen hat TSMC außerdem bei der Verschaltung der Transistoren umgesetzt. So werden metallenen Transistoranschlüsse nun auch nach unten aus dem Wafer herausgeführt. Gleichzeitig hat das Unternehmen die Drain- und Source-Anschlüsse der gestapelten Transistoren offenbar erstmals mit einer direkten Metallverbindung für den Inverterbetrieb versehen.
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Im Gegensatz zum vergangenen Jahr gibt es zur Yield-Rate dieses Mal hingegen keine Informationen, diese ist also vermutlich entweder stagniert oder durch die Änderungen sogar wieder abgefallen. Nachdem es bis zur Marktreife der ersten CFET-Fertigungsprozesse aber noch viele Jahre sind - das Forschungszentrum IMEC erwartet den Wechsel mit dem A5-Prozess - dürfte das unkritisch sein. Die Yield-Rate steigt schließlich insbesondere im Zeitraum vor der Massenproduktion sowie auch während dieser. Zunächst geht es stattdessen darum, Erfahrungen mit dem neuen Fertigungsansatz zu sammeln und diesen bis zum Marktstart möglichst weit zu optimieren.
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Quelle: TSMC (IEDM 2024)
An gewissen höheren Takt ist dann nicht mehr zu rechnen,weil es dann die Temperatur noch weiter steigen wird.Also wird der Allcore Takt bei CPU bei rund 5 ghz stagnieren, Also wird AMD und co die Kerne breiter machen müssen um davon zu profitieren.Der Allcore Takt wird gleich bleiben oder leicht stagnieren.Das muss ja nichts schlechtes heißen und könnte ja andere möglichkeiten bieten.Villeicht sind dank TSMC damit mehr Kerne auf kleineren Raum möglich.Damit würde zwangsweise der Takt sinken,weil sonst Kolladiert die TSMC Technik mit zu hoher Abwärme durch zu hohen Takt.
Es wird also spannend was damit so alles möglich sein wird und wie sich die Produkte durch diese Technik so Entwickeln werden.VIelleicht kann man ja damit so einiges heraushohl,wer weis.
Gott bewahre, dann fangen sie im BackEnd (interner Verdrahtungsbereich) bei den Verdrahtungslayern an, um dann wieder im BackEnd zu laden? Das wäre ja die doppelte Anzahl an Arbeitsschritten und damit auch Herstellungszeit (statt Pi mal Daumen heute 3 Monaten auf dann 6 Monate?). Wird außerem interessant, wie sie das mit so lustigen Materialien wie Kupfer, was in den Verdrahtungslayern einbaut wird, kontaminationsfrei hinbekommen wollen. (zum Vergleich: im Frontend (Transistoraufbau) werden gern mal nach Implantierungsdotierungen Ausheiltemperaturen um die 1000°C eingesetzt. Später geht das immer weiter runter bis max. 100°C, um keine ungewollten, zerstörenden Diffussions- und Migrationsprozesse in den schon fertigen Layern loszutreten loszutreten.)
Und noch eine Sache, die auch bedacht werden muß: Wenn die Transistoren jetzt hochkant dicht an dicht gestapelt und die Dies oben und unten thermisch isolierende Verdrahtungslayer besitzen.... wie wollen die den Spaß kühlen und dabei noch vernünftige Rechenleistung herauszuholen?
Das bissel Spannungsreduktion bei NMOS holt doch diese Nachteile imo nicht raus. Das wird jedenfalls spannend...