Doppelte Dichte: TSMC fertigt CFETs mit über 90 Prozent Yield
Auf der IEDM 2023 hat TSMC einen CFET-Prozess vorgestellt, der für seinen frühen Entwicklungsstand bereits gute Yield-Raten liefert. Möglich ist das durch Isolationsschichten.
Um die Schalteigenschaften von Transistoren weiter zu verbessern, wurden diese in den letzten Generationen nicht nur verkleinert, sondern auch um neue Bauweisen ergänzt. Aktuell gängig ist dabei der gefaltete FinFET-Aufbau, der bald von der Gate-All-Around- und nachfolgend von der Nanosheet-Technik abgelöst werden soll. Und auch für danach gibt es bereits Pläne. Da üblicherweise je ein NMOS- und ein PMOS-Transistor zusammen verbaut werden, will man diese in Zukunft direkt im Chip übereinander stapeln. Unter dem Namen CFET - Complementary Field Effect Transistor - forschen daran bereits große Halbleiter-Hersteller wie Intel und TSMC.
Hohe Ausbeute - im Kontext
Letztere haben anlässlich der kürzlich abgehaltenen IEDM - einer Fachmesse zum Thema Mikroelektronik - einen Erfolg vermeldet. Demnach ist es der Foundry gelungen, einen CFET-Nanosheet-Prozess mit einer Yield-Rate von über 90 Prozent zu entwickeln. Gemeint sind dabei aber offenbar keine ganzen Chips, sondern nur einzelne Transistoren. Von einer Massentauglichkeit ist der Prozess also, wie es zu erwarten war, noch viele Jahre entfernt.
Quelle: Samsung
Zunächst sollen GAA-Transistoren (Gate-All-Around) und schließlich Nanosheets (Hier: MBCFET) die effektive Gatebreite von Transistoren vergrößern, ohne den tatsächlichen Flächenbedarf zu erhöhen. Dadurch könnten höhere Schaltfrequenzen oder ein niedriger Energieverbrauch erreicht werden.
Quelle: TSMC
TSMC sieht CFETs als Nachfolgetechnik für Nanosheet-Transistoren. Die Fertigung ist dann zwar komplexer, doch dafür ist eine deutlich höhere Logikdichte möglich.
Trotzdem ist die Ausbeute beachtenswert, denn laut TSMC spricht die genannte Yield-Rate bei einem so jungen Prozess für gute Aussichten. Möglich wurde die vergleichsweise hohe Ausbeute dabei offenbar durch mehrere Isolationsschichten, die beispielsweise die beiden Transistorschichten voneinander trennen. Arbeit dürften dabei insbesondere noch die NMOS-Transistoren machen: Während von diesen nur 92 Prozent korrekt funktionierten, waren es bei den PMOS-Transistoren bereits 98 Prozent. Um funktionale Chips mit Milliarden von Transistoren zu fertigen, muss aber natürlich auch an diesen noch viel geforscht werden.
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Immerhin waren die gefertigten Transistoren aber bereits recht modern. TSMC spricht von der Nanosheet-Bauweise, wobei die NMOS-Modelle - wie oben abgebildet - über den PMOS-Transistoren gestapelt werden. Der Gate-Pitch soll zudem 48 nm betragen, womit der Prozess bereits im Bereich aktueller Fertigungen liegt. Gegenüber einem normalen Nanosheet-Prozess mit diesen Eckdaten soll die Dichte bei CFET aber bis zu doppelt so hoch sein. TSMC selbst spricht von einer Erhöhung um 50 bis 100 Prozent bei SRAM-Zellen. Wie viel es am Ende tatsächlich sein wird, muss die Zukunft zeigen - tatsächlich massentauglich werden CFET-Prozesse wohl erst im kommenden Jahrzehnt.
Quelle: TSMC (IEDM 2023)
Vorteil:
Durch die Packungsdichte (auch übereinander) hat man sehr kurze Signallaufwege -> höherer Takt möglich, bei dem der ganze Chip noch synchron arbeiten kann.
Nachteil:
Der gleiche wie bei AMDs X3D-CPUs mit dem Cache-Die überm CPU-Die auch. Durch die hohe Paktungsdichte (und dann auch noch Transistorlagen übereinander) habe ich Hotspots mit Wärmeabfuhrproblemen ohne Ende, was den Takt wieder limitieren dürfte.
Eigentlich hat diese Technologie nur eine Daseinsberechtigung in Bereichen, wo very low Voltage aka very low EnergyConsumtion und auch low Space gefragt ist -> IoT, Smartphones, Laptops, etc.. Im Desktop bei Standard-CPUs/GPUs/APUs sehe ich sie eher nicht.
Muß man gucken, wie sich Vor- und Nachteile aufwiegen und wie sie vielleicht das Wärmeproblem in den Griff kriegen, wenn man soweit ist.