AMD Zen 7: Ryzen mit 32 CPU-Kernen und tonnenweise Cache?
Noch sind nicht einmal die ersten CPUs auf Basis von Zen 6 offiziell angekündigt worden, da kursieren schon die ersten Informationen zu deren Nachfolgern auf Basis von Zen 7 in der Gerüchteküche. Bis zu 32 CPU-Kerne sollen geboten werden.
Noch sind nicht einmal die ersten Ryzen-CPUs auf der Basis von Zen 6 ("Morpheus") und Zen 6c ("Monarch") offiziell angekündigt worden, da kursieren nun auch schon die ersten Informationen zu deren Desktop-Nachfolgern auf Basis der Zen-7-Architektur in der umtriebigen Gerüchteküche. Demnach könnten bis zu 32 Prozessorkerne sowie massig schneller Zwischenspeicher geboten werden, so Moore's Law is Dead.
Wie der YouTube-Kanal aus eigenen Quellen erfahren haben möchte, sollen sich die Desktop-CPUs auf Basis von Zen 7 aus bis zu zwei CCDs ("Core Complex Dies") mit jeweils 16 Prozessorkernen und einem IOD ("I/O Die") zusammensetzen und über "tonnenweise V-Cache" verfügen. So werden bis zu 32 Zen-7-Cores sowie ein Zwischenspeicher ("Cache") von bis zu 512 MiByte in Aussicht gestellt.
Ryzen-Prozessoren der 11. Generation mit Zen 7*
- 2 × CCD mit bis zu 16 Zen-7-Prozessorkernen
- Insgesamt bis zu 32 Zen-7-Prozessorkerne
- Insgesamt bis zu 512 MiByte Cache
- 64 MiByte L2-Cache
- 448 MiByte L3-Cache
- 320 (2 × 160) MiByte 3D V-Cache
Quelle: Moore's Law is Dead
Die Ryzen-Prozessoren der 11. Generation, welche 2028 im Sockel AM6 ("LGA-2100") auf die Ryzen X - oder Ryzen 10000 - alias "Olympic Ridge" folgen sollen, werden demnach unter dem Codenamen "Grimlock Ridge" entwickelt. Auch zu den Mobilprozessoren sowie HPC- und Server-Prozessoren gibt es erste Informationshäppchen, die 3DCenter.org zusammenfasst.
Quelle: 3DCenter.org
Der YouTube-Kanal weißt darauf hin, dass bis zum Release der ersten Produkte auf Basis der Zen-7-Architektur noch mehr als 2 Jahre vergehen werden und sich die bisher durchgesickerten Informationen letztlich auch nicht zwingend in Gänze bewahrheiten müssen. Es sei dennoch mit Core- und Cache-Monstern mit vergleichsweise hohen Leistung pro Taktzyklus ("IPC") zu rechnen.
Weitere Informationen liefert das rund 30-minütige YouTube-Video von MLID.
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Quelle: Moore's Law is Dead via 3DCenter.org
Bsp:
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Wie man hier sieht, gibt TSMC - auf ihrer Website zumindest - aber auch nicht wirklich offen an, auf was sich der Vergleich bezieht.
Mal heißt es +5% Leistung, dann wieder +18% Leistung.
Man kann jetzt nur vermuten, das sich die +5% auf N2 bezieht, und die +18% auf N3.
Selbst wenn man eine Zahl konkret zuordnen kann, sind Verrechnungen aber unzulässig. Vor jede Zahlenangabe sollte man sich ein "up to" denken, denn die Werbung erfolgt natürlich im Verbrauchs-Geschwindigkeits-Sweet-Spot der jeweils neuen Technologie. Das Optimum des Vorgängers wird aber an einer anderen Stelle gelegen haben, welche wiederum nicht mit dem Vor-Vorgänger übereinstimmt. "+5 Prozent" und "+4 Prozent" und "+6 Prozent" mehr Takt "bei gleichem Verbrauch" ergeben dann keinen Gesamtfortschritt von 16 Prozent, wenn man tatsächlich den gleichen Verbrauch quer über alle Prozesse nimmt, sondern vielleicht nur dreimal 3 Prozent ausgehend von dem Verbrauchsniveau, dass die Ausgangsprodukte real genutzt haben. Und auch dieser Wert gilt natürlich nur, wenn man den gleichen Verbrauch pro Transistor akzeptiert und, trotz explodierender mm²-Preise, die gleiche Fläche zur Wärmeabfuhr nutzt. Möchte man dagegen eine komplexere Architektur bei höherer Effizienz implementieren, stellt man ganz schnell fest, dass TSMCs "and"-Verknüpfung in der Werbung eigentlich als "or" zu lesen ist; also ein transistorreicherer Chip gleicher Größe bei gleichem Absolutverbrauch nur einen Bruchteil der versprochenen Taktsteigerung umsetzen kann.
So als Faustformel aus den zitierten N2P-über N3E-Zahlen: Nutzt man die 15-20 Prozent höhere Transistordichte, muss man für einen gleichbleibenden Wärmestrom auch wenigstens die Hälfte der 36 Prozent Verbrauchsverbesserung umsetzen und hat dann sicherlich weniger als die Hälfte der versprochenen 18 Prozent Best-Case-Taktsteigerung übrig. Nach Abzug der allgemein schlechteren Taktbarkeit einer größeren, komplexeren Schaltung würde ich bei einem "+18 Prozent"-Prozess mit real maximal 6 Prozent für einen Chip gleicher Größe und gleichen Verbrauchs rechnen. Der dann immer noch deutlich teurer ausfällt und dem 20 Prozent mehr Transistoren nicht einmal für den Schritt von 8 zu 10 Kernen bei gleicher Architektur reichen. Und das ist jetzt noch unter der Annahme, dass die Best-Case-Zahlen auch auf genau diesen Anwendungszweck zutreffen, was ein ziemlicher Glücksfall wäre. In Anbetracht dessen, dass es drei verschiedene Unterarten von N3E gibt, sehe ich aber durchaus die Möglichkeit, dass sie auf gar keinen Fall zutreffen könnten, weil TSMC die 36 Prozent Effizienzverbesserung gegenüber der bislang schnellsten Auslegung, die 18 Prozent mehr Takt gegenüber der bislang lahmsten Variante verspricht.
tl;dr: Marketing is a bitch, die kochen alle nur mit Wasser.
Man kann auch bereits jetzt Schaltungen in N5 und N3 entwerfen, die 10 GHz schaffen, und das ohne größere Probleme, nur sind das in der Regel relativ einfache Schaltkreise. Die Komplexität der Schaltkreise entscheidet über den Takt. Dazu ist auch die Dichte der Transistoren ein weitere Faktor, der über die Frequenz entscheiden kann und wie viele Transistoren man dann noch als Backup mit einplant für die Signalintegrität.
TSMC erreicht bei dicht gepacktem SRAM in N2 irgendetwas von 4,2 - 5,0 GHz auf diesen Zellen, Intel bei A18 soll 5,6 GHz schaffen bei der gleichen Dichte.Und das ist bereits ein entscheidender Faktor.
Dazu gibt TSMC in der Regel bei ihren Prozessen einen Standardchip an bei den Taktsteigerungen oder eben der Leistungsreduzierung, hier müsste man deutlich tiefer in die Informationen von TSMC eintauchen, wenn sie das überhaupt transparent wirklich zugänglich machen oder nur wenn man Kunde ist.
Wenn TSMC einen einfachen ARM-Referenz-Kern nimmt als Ausgangsbasis für ihren Referenzchip, der in N5 bei 4 GHz läuft und wenn man da dann 10 % mit N3 und weitere 10 % mit N2 drauf packt, kann es auch sein, dass man nur bei 5,00 GHz raus kommt.