AMD Zen 6: Ryzen X mit zwei Speichercontrollern?
Einmal mehr machen spannende Gerüchte zu AMDs kommender Zen-6-Mikroarchitektur ("Morpheus") und den darauf basierenden Desktop-Prozessoren der Serie Ryzen X ("Olympic Ridge") die Runde. Die könnten über zwei Speichercontroller verfügen.
Einmal mehr machen aktuell äußerst spannende Gerüchte zu AMDs kommender Mikroarchitektur Zen 6 alias "Morpheus" und den darauf basierenden Desktop-CPUs aus der Serie Ryzen X - oder Ryzen 10000 - alias "Olympic Ridge" die Runde. Diese, so heißt es, könnten laut den Informationen von UNIKO's Hardware über gleich zwei Speichercontroller, sogenannte Integrated Memory Controller ("IMC"), verfügen.
Ein wenig verwirrend ist die Tatsache, dass die unbekannte chinesische Quelle von UNIKO's Hardware immer wieder von "Medusa" spricht, ein Codename, welcher aller Voraussicht nach nur für die Zen-6-APUs genutzt wird. Während die Nachfolger der Ryzen AI 300 alias "Strix Point" und Ryzen AI Max(+) 300 alias "Strix Halo" auf die Codenamen "Medusa Ridge" und "Medusa Halo" hören sollen, sollen die neuen Desktop-Prozessoren unter dem Codenamen "Olympic Ridge" laufen, so der momentane Kenntnisstand und Konsens innerhalb der Gerüchteküche.
Vormals wurde "Medusa Ridge" als Codename für die Desktop-CPUs mit Zen 6 gehandelt, mittlerweile geht man aber von "Olympic Ridge" aus. Bei den APUs werden "Strix Point", die mit "Grogon Point" noch ein Refresh erhalten werden, und "Strix Halo" mit großer Wahrscheinlichkeit von "Medusa Point" und "Medusa Halo" abgelöst. - Sven Bauduin -
Was die möglicherweise zwei Speichercontroller betrifft, so kann aktuell nur die unbekannte Quelle von UNIKO's Hardware zitiert werden.
Laut den zuvor verbreiteten Informationen hat Medusa zwei IMCs. Nach den Aussagen im benachbarten Forum unterstützt einer der IMCs nur 1DPC, während die aktuellen Dual-DIMM-Module A0B0 verwenden.
Der neue IMC verlangt, dass Dual-DIMM-Module A1B1 verwenden, weshalb gesagt wurde, dass Zen 6 die aktuellen Dual-Slots nicht unterstützt.
Der Grund für die Verzögerung ist, dass möglicherweise auch die aktuellen A0B0-Boards ZEN6 unterstützen können, aber die Leistung nicht garantiert ist. - Unbekannte Quelle via UNIKO's Hardware -
Die Website 3dcenter.org wiederum versucht sich an einer Einordnung und meint, "dass es wohl schlicht darum gehen wird, dass einer der beiden Speichercontroller "nur" mit einem Speicherriegel pro Speicherkanal umgehen kann - und der andere dann mit den üblichen zwei Speicherriegeln pro Speicherkanal." Gesichert ist diesbezüglich bislang allerdings nichts.
Gordon Point wird Strix Point ablösen
Gesicherte Fakten liegen aktuell nur zu den APUs mit dem Codenamen "Grogon Point" vor, welche die Ryzen AI 300 alias "Strix Point" voraussichtlich noch in diesem Jahr als sogenanntes "Drop-in Replacement" ersetzen werden und lediglich 100 bis 200 MHz mehr Taktfrequenz mitbringen. Ein echter Leistungssprung ist erst mit Zen 6 und "Medusa Point" frühestens im kommenden Jahr zu erwarten, wenn auch der Sockelwechsel auf den etwas gewachsenen FP10-Socket anstehen wird.
| Codename | Prozessorkerne | Grafikeinheit | Sockel** | Release | |
|---|---|---|---|---|---|
| Ryzen AI 300 | Strix Point | Zen 5 (Nirvana) Zen 5c (Prometheus) |
RDNA 3.5 (GFX115X) |
FP8 25 × 40 mm |
2024 |
| Ryzen AI 400* | Grogon Point | Zen 5 (Nirvana) Zen 5c (Prometheus) |
RDNA 3.5 (GFX115X) |
FP8 25 × 40 mm |
2026 |
| Ryzen AI 500* | Medusa Point | Zen 6 (Morpheus) Zen 6c (Monarch) |
RDNA 3.5 (GFX115X) |
FP10 25 × 42,5 mm |
2026/2027 |
*) Produktbezeichnung nicht offiziell bestätigt. **) verlötet.
Die aktuellen Gerüchte zu den neuen Desktop-CPUs wiederum besagen, dass diese im Vollausbau über bis zu 24 Zen-6-Prozessorkernen ("Morpheus") verfügen, welche optional um zwei Zen-5c-Prozessorkerne ("Prometheus") ergänzt werden.
| Ryzen 9000/Ryzen 9000X3D | Ryzen X/Ryzen X3D* | |
|---|---|---|
| Codename | Granite Ridge/Granite Ridge-X | Medusa Ridge/Medua Ridge-X --- oder --- Olympic Ridge/Olympic Ridge-X |
| Mikroarchitektur | Zen 5 (Nirvana) | Zen 6 (Morpheus) Zen 5 LP (Prometheus) |
| Prozessorkerne pro CCD | 6 bis 8 | 6 bis 12 |
| Prozessorkerne insgesamt | 6 bis 16 | 6 bis 24 (+ 2× Zen 5 LP) |
| L3-Cache pro CCD | 16 bis 32 MiByte | 24 bis 48 MiByte |
| L3-Cache insgesamt | 32 bis 64 MiByte** | 48 bis 96 MiByte** |
| L3-Cache mit 3D V-Cache | 96 bis 128 MiByte*** | 112 bis 160 MiByte*** |
*) nicht offiziell bestätigt. **) ohne 3D V-Cache. ***) mit 64 MiByte 3D V-Cache.
Während ein potenzieller AMD Ryzen 9 X950X - oder Ryzen 9 10950X - mit zwei CCDs sowie 24 Zen-6-Prozessorkernen damit ohne 3D V-Cache auf 96 MiByte L3-Cache kommen würde, könnte ein Ryzen 7 X800X3D - oder Ryzen 7 10800X3D - mit insgesamt 112 MiByte L3-Cache aufwarten, wenn der besonders flotte Zwischenspeicher weiterhin zu 64 MiByte gestapelt werden sollte.
Mit der Ankündigung der neuen Desktop-Prozessoren auf Basis der Zen-6-Architektur ist voraussichtlich frühestens im kommenden Jahr zu rechnen.
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Quelle: UNIKO's Hardware
Für mich ist's wegen dem Upgradepfad interessant, weil ich mir den bald zum Spielen 9800X3D holen möchte und in 3 Jahren nach dem Sabbatical den 16 (oder 24?) Kerner zum Arbeiten kaufen werde, aber den Rest gleich lassen möchte. Also Glaskugel schauen ist schön
Zen6 ist ja noch ~1+ Jahre in Zukunft.
Könnte das auch bedeuten das neben DDR5 auch DDR6 unterstützt würde?
Oder wäre das für DDR6 noch viel zu früh?
Aber guck dir die Originalmeldung an:
Es geht überhaupt nicht darum, dass zwei Speichercontroller in einem Prozessor sitzen werden, sondern es geht um das Low-End-Segment, dass auf ein Modul pro Speicherkanal beschränkt ist. Bislang macht AMD so etwas nur durch Firmware-Limitierungen auf Mainboard-Seite; der chinesischen Quelle zu Folge soll künftig einen zweiten IMC für diesen Bereich und so hart gelockte Prozessoren geben. In Anbetracht von "frühes Gerücht", "Kurznachricht" und "Lost in Translation" würde ich aber nicht einmal ausschließen, dass eine "zweite Konfiguration" des gleichen IMC gemeint ist, wie bisher auch. Rein technisch halte ich letzteres sogar für wahrscheinlicher – einen Controller, der ohnehin mehrere Ranks (auf einem Modul) beherrschen muss, die zusätzliche Fähigkeit zur Ansteuerung mehrerer Module zu nehmen, spart eine lächerlich geringe Menge an Transistoren ein, verglichen zu einer Deaktivierung in Firmware, macht aber die gesamte Produktion unflexibler, steigert den Entwicklungs- und verdoppelt den Testaufwand. Eine Verlustentscheidung.
Was wesentlich interessanter ist, ist der zweite Teil der Meldung: Die wie-auch-immer Erfolgende 1DPC-Beschränkung soll nur den ersten Slot je Speicherkanal ansprechen können. Aktuelle 1DPC-Mainboards (A620, B840, ITX, einige OC-Spezialisten) verlöten, laut der Quelle, aber die logisch zweite Position und lassen Slot 1 weg. Die neuen Prozessoren wären also nicht kompatibel zu bestehenden AM5-Mainboards, da sie ausschließlich Speichersteckplätze ansteuern können, die gar nicht existieren. Spannend hierbei die Frage: Bedeutet das auch, dass für 2DPC-Boards die erste Slot-Position die primäre, zu bevorzugende ist? Also die CPU-näheren Slots als erste bestückt werden sollten? Und falls ja: Wie passt das zu den den elektrischen Gesetzmäßigkeiten, die dem hinteren/abschließenden Slot eigentlich die bessere Signalqualität geben? Macht AMD da was anderes oder haben sie die Spar-Konfiguration bewusst ausgebremst?
Und dann mit 12x Zen 6 auf Gamingrekorde gehen ebenfalls.