AMD Bulldozer: erste Architektur-Informationen zum Phenom-Nachfolger
Beim "Analyst Day" verriet AMD Details zur kommenden CPU-Generation mit Codenamen Bulldozer, die die bekannte Phenom-Riege ablösen wird.
Bei der Vorstellung der Roadmaps für Desktop- und Server-CPUs auf AMDs Financial Analyst Day kamen einige neue Informationen zur künftigen CPU-Architektur mit Codenamen Bulldozer ans Licht. Bulldozer wird AMDs erste vollständig neue Architektur seit dem K7 (Athlon), dessen Nachfolger von K8 bis K10 stets nur größere Evolutionsschritte darstellten. Eigentlich sollten Bulldozer-CPUs bereits 2009, dann 2010 verfügbar sein, laut der neuesten Roadmap kommen die Prozessoren mit vier oder acht Kernen erst 2011 auf den Markt. Die Desktop-Versionen heißen Zambezi (High-End, 4 oder 8 Kerne) und Llano (Mainstream, 4 Kerne) und sind Teil der Plattformen Scorpius und Lynx, die nach wie vor den Sockel AM3 und DDR3-Speicher nutzen. Gefertigt wird Bulldozer im 32-nm-SOI-Prozess bei Globalfoundries.
Beim Analyst Day präsentierte AMD den schematischen Aufbau der Bulldozer-CPUs. Demnach enthält jedes Bulldozer-Modul zwei CPU-Kerne, die sich zu Vier- oder Achtkern-CPUs kombinieren lassen. Dabei handelt es sich um "ungeteilte", eigenständige Kerne, nicht etwa um eine Hyperthreading-Technik, wie Intel sie beim Core i7 und beim Atom einsetzt. Jeder Kern besteht aus einer Einheit für die Integer-Berechnung mit vier Pipelines, der außerdem ein eigener Scheduler und L1-Cache zur Verfügung steht. In jedem Modul aus zwei Kernen findet sich außerdem eine doppelte 128-Bit-FPU (Floating Point Unit für die Berechnung von Gleitkommazahlen), ebenfalls mit einem eigenen Scheduler. Damit wird die bereits 2007 angekündigte Befehlssatzerweiterung SSE5 möglich sein. Beide Kerne eines Moduls teilen sich einen L2-Cache, alle Module zusammen wiederum nutzen einen gemeinsamen L3-Cache und Speichercontroller ("Northbridge").
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NB (PCIe Teil) und SB (I/O Teil) zu trennen gibt auch noch etwas mehr Flexiblität, man kann so z.B. den Funktionsumfang erweitern und z.B. mehr S-ATA Ports hinzufügen, ohne was an der NB ändern zu müssen.
Hat aber auch den Nachteil des Platzbedarfes (und ev. auch Kosten)
Also eine NB kann auch zu Teil die Funktionen einer SB übernehmen und umgekehrt. Wiederum kann der Prozessor einige oder gar ganze Teile der Northbridge in sich aufnehmen, sei es in den Kern integriert oder wie beim i3/i5 Clarkdale als Chip-neben-Chip auf dem gleichen Gehäuse.
Ein direkter Vergleich mit AMD und Intel ist so nicht möglich. Beides hat seine Vor- und Nachteile.
Bei AMD sitzt aber der PCIe-Controller noch in dem "Northbridgechip". Hab ich das so richtig verstanden?
Ist die Quelle verlässlich?
Weil auf dem Diagramm seh ich nur eine einzige Decodereinheit und nur eine FPU, die von diesem direkt angesprochen wird. Auf den AMD Folien sind die Kerne deutlich klarer getrennt (und haben auch 4 identische statt 2x2 Pipelines).
Zählen für Windows bzw. Software allgemein nicht letztendlich die Decoder?
D.h. die hier gezeigten Cluster hätten zwar zwei Funktionseinheiten (bzw. wäre eine asymetrische Ansammlung von zwei großen Integer- und einer FP-Einheit), wären aber softwareseitig nur ein Kern. (So wie umgekehrt eine CPU mit HT als Doppelkern erscheint, weil sie zwei getrennte Decoder haben und das System nicht sehen kann, dass diese auf nur eine Recheneinheit zurückgreifen)
Ist ja beim P4 mit SMT ja auch nicht anders gewesen.
Nur mit dem Unterschied, das man hier wirklich 2 (ALU) Kerne hat und eine gesharte FPU.
Dresdenboy vermutet auch, das der Bulldozer 'nen Trace Cache haben wird, der ist aber noch nicht in dem Diagramm drin.