AMD und JEDEC: MRDIMMs sollen Speichertakt verdoppeln
Die JEDEC hat einen neuen Speicherstandard vorgestellt, der die Geschwindigkeit des Arbeitsspeichers verdoppeln soll. Dazu werden zwei Speicherriegel und ein Pufferchip auf einer Platine kombiniert. Lesen Sie daher im Folgenden mehr zu den Plänen, wie AMD darin involviert ist und welche Alternativen es gibt.
Die JEDEC ist eine Organisation zur Standardisierung von Halbleitern und im Speicherbereich für den kleinsten gemeinsamen Nenner verantwortlich, den Arbeitsspeicher aufweist. Nun stellt die Organisation allerdings einen Standard für doppelt so schnellen Speicher vor, bei der zwei Speicherriegel als Multi-Rank-Modul bezeichnet auf einer physischen Platine landen. Dieser Ansatz soll dafür sorgen, dass der Arbeitsspeicher moderne Prozessoren nicht mehr als nötig einbremst und sie ihr volles Potenzial ausschöpfen können.
Anstatt der bisherigen DDR5-4400-Module entsteht ein DDR5-8800-Modul als Multi-Rank-DIMM (MRDIMM). Diesen Standard hat man auf der Memcon vorgestellt und hat sofort Zuspruch von AMDs Vice President für Serverprodukte, Robert Hormuth, erhalten. Dieser bekundete offen das Interesse AMDs daran und stellt eine mögliche Mitarbeit in Aussicht. Auch Branchengigant Intel ist offiziell bei solchen Techniken an Bord, sie werden ab den kommenden Granite-Rapids-Xeons unterstützt. Der Speicher dafür stammt von SK Hynix und Renesas und firmiert noch unter Multiplexer Combined Ranks (MCR).
Das scheint technisch allerdings den MRDIMMs zu entsprechen. Beide Technologien setzen auf einen Pufferchip, der die beiden Speicherchips anspricht. Per Interleaving sollen die Latenzen sehr niedrig sein, während die theoretische Datenrate verdoppelt wird. Bei MCR sind momentan 8.000 MT/s angepeilt, MRDIMMs sollen sogar 8.800 MT/s erreichen. Im Laufe der Zeit sollen die Bandbreiten weiter ansteigen und MRDIMMs mit 17.600 MT/s sind angedacht.
Der Haupteinsatzzweck so schnellen Speichers ist aber nicht der Heimcomputer, sondern der Server, in dem viel CPU-Leistung schnell mit großen Datenmengen versorgt werden muss. Dafür gibt es bisher keine praktikable Leistung außer mehr Speicherkanälen, aber da die Fläche auf den Platinen eingeschränkt ist, müssen die einzelnen Module das ermöglichen. Lösungen wie HBM-Speicher sind dagegen Produkte, die nur sehr schwer als Speichermodul anzubinden wären und daher bieten MRDIMMs in dem Umfeld einen Mehrwert, der vielleicht auch für Desktop-Systeme auf den Markt kommen könnte.
Quelle: Golem.de
Danke für die ausführliche Erklärung.
Einer der wenigen Male die ein Forumspost mein Wissen erweitert hat.
P.S. Ich geh mal rüber zu meiner Slot1, Pentium 2 und 3 Sammlung und schau die jetzt schräg an das die Dinger was mit 64 bit Speicherbreite/Anbindung haben.
Off-topic:
Der Infineon Ram aus dem Mac ist ein wenig übertrieben gabs aber hinterher geworfen in der Bucht.
Fehlt nur noch der 1000mhz P3.
Nur wegen der Sturheit bei 64 Byte pro Zugriff zu bleiben haben wir das nicht.
Da kann man sich richtig die Hand auf die Stirn klatschen.
Aber was man sich bei mehr Ignoranz gegenüber der Zugriffsgröße hätte sparen können, war der zusätzliche Aufwand, den DDR4 => DDR5 gegenüber DDR2 => DDR3, DDR => DDR2 und SDR => DDR mit sich brachte (DDR3 => DDR4 war noch einfacher gestrickt). Das hätte den RAM nicht schneller gemacht, ein 64-Bit-DDR5-Modul mit 128-Byte-Prefetch hätte bei gleichem Speicherzellentakt die gleiche Peak-Transferrate wie die real existierenden mit 2× 64 Byte. Die Transferratensteigerung ergibt sich jetzt, weil man mehr Speicherzellen an eine Datenleitung hängt und das kann man unabhängig vn der Struktur machen respektive hat man bislang eben nicht gemacht. Aber so ein 128er Modul wäre von der Verwaltung her einfacher gewesen. Mit der Halbierung der Kanalbreite hat DDR5 die größte Änderung seit der DIMM-Einführung in den 90ern mit sich gebracht und bereits die war rein mechanischer Natur; im Prinzip wurden 64-Bit-Speicherbreite mit dem Pentium 1 eingeführt und seit 30 Jahren (!) nicht mehr angerührt.
Als Grund dafür wurden eben Granularität vor allem in Bezug zu Cache-Lines genannt. Und das ist ein guter Grund, denn jeder Speicherzugriff hat diese 64 respektive 128 Byte Größe, aber logischerweise fragt die CPU oft Datenblöcke von der Größe einer Cache-Line an. Den Speicher immer gleich noch die darauffolgende liefern zu lassen pusht zwar die MT/s-Angaben, erlaubt aber keinen einzigen zusätzlichen Transfer pro Sekunde. Wenn die folgende Speicherzeile eine nicht benötigte ist, hat man gar nichts von dem Manöver. Besonders extrem wird das, wenn beispielsweise eine Logikabfrage nur ein einziges Bit wissen möchte, dafür aber 1.024 Bit übertragen werden. Wegen diesem Overhead haben DDR3 und DDR2 gegenüber Vorgängern oft 20 bis 30 Prozent höhere Peak-Transferraten gebraucht, um in Spielen die gleiche Leistung zu erzielen.
Jetzt feiern aber alle beteiligten Parteien, die noch vor zwei Jahren dieses Thema weit oben auf der Tagesordnung haben, ihre "Innovation", als gäbe es das Problem nicht. Solange für diesen Verhaltenswechsel keine technische Begrünung mitgeliefert wird, klingt das sehr nach Neuigkeit-Schönrederei. Für Datenbanken und AI-Training, wo große Datensätze am Stück gestreamt werden, ist die Technik sicherlich interessant. Aber bei komplexeren Berechnungen und in Spielen ist sehr gut denkbar, dass DDR5mcr-8800 langsamer als DDR5-7000 mit nominell gleichen Latenzen performt und langsamer als DDR5-6000, wenn man die großen Zugriffe insgesamt länger dauern. Nun gibt es derzeit ohnehin nur genau eine buffered-DDR5-Serie am Markt, die DDR5-6000 erreicht (Kingston Fury Renegade Pro), man wäre auf den Server-/Workstation-Plattformen also immer noch sportlich dabei, aber wenn die alten Geschwindigkeitsverhältnisse zwischen registered und unregistered auch bei DDR5 gelten (bislang gibt es keine Plattform, die 1:1 Vergleiche erlaubt) dann wird der auch nicht schneller sein als DDR5-5500 im Desktop.
tl;dr: Wenn uns kein Wunder verschwiegen ist, könnte dieser RAM trotz der großen nominellen Zahl im Spiele-Einsatz genauso schnell sein, wie normaler Mittelklasse-DDR5. Aber Xeon- und Epyc-Käufer freuen sich vermutlich trotzdem, denn die mussten bislang langsamerere Server-Module kaufen.
Interessant aber, wie sich jetzt alle auf diese Technik stürzen.
JEDEC@DDR5-Launch, supported bei Intel & Micron:
"Wir drehen den kompletten DDR-Standard auf links, verwirren alle mit Bezeichnungen, verkomplizieren normale und verteuern ECC-Module, um Sub-Speicherkanäle einzuführen. Aber das ist es wert, damit die Granularität trotz eigentlich steigendem Prefetch bei 64 Byte bleibt und zu üblichen Cache-Lines passt!"
JEDEC, Intel, AMD, Micron zwei Jahre später:
"Ey, was wäre, wenn wir Zusatzchips auf die Module packen, die je zwei Speicherbausteine auslesen und dann pro Zugriff 128 Byte übertragen, ohne dass die einzelnen Speicherzellen schneller arbeiten müssen?"
palm => face
Nur wegen der Sturheit bei 64 Byte pro Zugriff zu bleiben haben wir das nicht.
Da kann man sich richtig die Hand auf die Stirn klatschen.
Interessant aber, wie sich jetzt alle auf diese Technik stürzen.
JEDEC@DDR5-Launch, supported bei Intel & Micron:
"Wir drehen den kompletten DDR-Standard auf links, verwirren alle mit Bezeichnungen, verkomplizieren normale und verteuern ECC-Module, um Sub-Speicherkanäle einzuführen. Aber das ist es wert, damit die Granularität trotz eigentlich steigendem Prefetch bei 64 Byte bleibt und zu üblichen Cache-Lines passt!"
JEDEC, Intel, AMD, Micron zwei Jahre später:
"Ey, was wäre, wenn wir Zusatzchips auf die Module packen, die je zwei Speicherbausteine auslesen und dann pro Zugriff 128 Byte übertragen, ohne dass die einzelnen Speicherzellen schneller arbeiten müssen?"
palm => face