Apple-Zulieferer TSMC: Spatenstich für die 5-nm-Fabrik, Fertigstellung 2020 geplant
Jüngst fand der Spatenstich für eine weitere Fabrik des Chipherstellers TSMC im südlichen Taiwan statt. Das Werk soll bereits 2020 Wafer mit einer Strukturgröße von nur noch 5 Nanometern herstellen. Die Gesamtinvestitionen belaufen sich auf 24,1 Milliarden US-Dollar.
Um mit ihrem Hauptkonkurrenten Samsung weiter schritthalten zu können, verbauen die Taiwaner um TSMC derzeit viele Milliarden Dollar. Der Spatenstich für die 5-nm-Fabrik fand dieser Tage im südlichen Taiwan in der Stadt Tainan statt. Berichten nach schlägt der Bau mit 17,2 Milliarden US-Dollarn zu Buche. Rechnet man allerdings die kompletten Forschungs- und Entwicklungskosten dazu, erwarten den weltgrößten Auftragsfertiger von Halbleiterprodukten Kosten in Höhe von 24,1 Milliarden US-Dollar.
Mit der Investition sollen bis zum Jahr 2020 4.000 neue Jobs geschaffen werden. Aktuell beschäftigen die Taiwaner über 46.000 Mitarbeiter, davon fast 10.000 in den Bereichen Forschung und Entwicklung.
Bereits 2019 soll es in die Testphase gehen, 2020 sollen dann die ersten 5-nm-Chips vom Band laufen. Auch mit Blick auf die ersten Chips mit einer Strukturgröße von nur noch drei Nanometern geben sich die Verantwortlichen zuversichtlich. In etwa vier Jahren soll es so weit sein. Morris Chang, seines Zeichens Gründungsvorsitzender, verweist zudem darauf, dass es weltweit nur drei Firmen gebe, die zu solch einer Investition imstande sind. Gemeinst sind vermutlich Intel, Samsung und eben TSMC.
Dieses Jahr setzten wahrscheinlich Samsung und Apple als erste Smartphone-Hersteller auf 7-nm-Prozessoren. In aktuellen Topmodellen kommen noch Chips mit einer Strukturgröße von 10 Nanometern zum Einsatz.
Die Taiwan Semiconductor Manufacturing Company, Limited ist nach Intel und Samsung der drittgrößte Halbleiterhersteller sowie die weltweit größte unabhängige Auftragsfertiger für Halbleiter - in der Technikwelt auch als Foundry bekannt. Der Firmensitz des 1987 gegründeten Unternehmens liegt im taiwanischen Hsinchu.
Quelle: Patentlyapple
Irgendwo kann man sicher diese Werte messen - bei 14nm wars irgend ein Maß bei den transistor-Gates (die dünste stelle der Finnen order so? ),
Soweit ich weiß, wird als Name eines Halbleiterprozesses der geringste Abstand genommen, der erfolreich abgebildet werden konnte. Da mittlerweile für Masken aber Beugungsmuster höherer Ordnung verwendet werden, sind nicht alle Strukturen gleich einfach zu belichten. Sprich: nur weil man zwei Linien 5 nm voneinander entfernt abbilden konnte, heißt das lange nicht, dass das auch für gebogene Linien, Kreise, Quadrate oder gar komplexe Masken wie bei einem FinFET-Prozess gilt. Messen kann man das, zumindest soweit ich weiß, im letztendlichen Transistor nirgendwo mehr (zumindest nirgendwo, wo es auch Sinn macht). Man darf aber auch nicht vergessen, dass die Gatelänge früher nur ein abgeleiteter Wert war, um die elektrischen Parameter (bzw. die "Tauglichkeit" für neue Prozessorgenerationen) des Transistors irgendwie in einem Wert festhalten zu können. Und dass sowas nicht ganz so super funktioniert, sollte man gerade im Themengebiet der PCs ganz gut wissen (ich erinnere an "die Leistungsfähigkeit von GPUs erkennt man an der Menge des VRAM, von CPUs an der Taktfrequenz und von Netzteilen an der maximalen Ausgangsleistung"). Da heute die Geometrie grundsätzlich anders ist, als früher, stimmen die geometrischen Abmessungen auch nicht mehr zum früheren Schema überein. Das ist aber nicht schlimm, weil das letzten Endes Niemanden interessieren muss. Schließlich sucht man sich seine CPU nach Leistung, Verbrauch und Preis aus und nicht nach dem Halbleiterprozess oder gar dessen Namen.
gRU?; cAPS
Irgendwo kann man sicher diese Werte messen - bei 14nm wars irgend ein Maß bei den transistor-Gates (die dünste stelle der Finnen order so? ),
Mich wunder eher das Volumen von > 20 Mrd. Das Entspricht ihrem jahresUmsatz - so viel gelöd auszugeben da müssen die schon gewaltige Gewinne geschäffelt haben.
Die waren mal in etwa korrekt bei planaren Transistoren aber spätestens bei FinFET sind diese Werte nicht mehr auf den Transistor zu beziehen (Natürlich kann man alle möglichen Daten vermessen und mit Glück etwas finden dessen Viertel 14nm entspricht oder so etwas in der Art).
Ich gehe davon aus das ganz grob die erwarteten Packdichten dafür genommen werden welche dann x nm in der planaren Bauweise entsprechen würden. Dadurch kannst du die bekannte Technologieknoten weiternutzen und die erwarteten Leistungen bleiben auch in etwa.
Wie ungenau das ganze aber ist kannst du hier gut nachlesen Technologieknoten – Wikipedia
Bei planar also Half Pitch zur Definition und beim Rest wird versucht das auf planar "umzurechnen" (Platzersparnis etc)
Edit: Und man ist übrigens auf FinFET umgestiegen um weniger Probleme zu haben. Die "einfachen" planaren Transistoren hätten noch viel mehr Probleme in der Fertigung verursacht weil die Strukturen noch kleiner sind. Der Half Pitch wäre ja dann wirklich 14nm momentan. Das sind grob gesagt etwa 140 Atomlagen nur noch. ([Ins Forum, um diesen Inhalt zu sehen])
24,1 Milliarden USD für eine einzige Fab ... heftig. Das Ding muss viele, viele Jahre laufen bis es rentabel wird.
Aus mir spricht hier nicht der Nvidia Fanboy der mir zugeschrieben wird, sondern die Frustration, dass AMD nicht in die Gänge kommt
Irgendwo kann man sicher diese Werte messen - bei 14nm wars irgend ein Maß bei den transistor-Gates (die dünste stelle der Finnen order so? ),
Mich wunder eher das Volumen von > 20 Mrd. Das Entspricht ihrem jahresUmsatz - so viel gelöd auszugeben da müssen die schon gewaltige Gewinne geschäffelt haben.
7nm wird geil ... Titan Xp Leistung bei 150mm²