Intel Arrow Lake: Schon wieder mit deutlich größerem L2-Cache?

Wenn ich mich richtig erinnere, ist der L3 bei Intel seit längerer Zeit exklusiv. Das heißt ob man 1× 12 MiB L3 oder 8 × 1,5 MiB L2s hinzufügt, hat auf die insgesamt vorrätig haltbaren Daten genau gleich viel Einfluss. Inhalte im L2 stehen den Kernen aber noch schneller zur Verfügung und Zugriffe darauf belasten die Ring-/Mesh-Nodes nicht.

Cache ist da sicherlich ein guter Ansatz, auch wenn es mich wundert, dass hier der L2 derartig aufgebohrt wird, beim L3 oder L4 wissen wir ja, was Cache ausmachen kann, derartig groß sollten die Auswirkungen des dann eben doch extrem kleinen L2s eigentlich nicht sein. Außer natürlich die Architektur bedingt quasi einen großen L2, dann könnte hier auch etwas größeres enstanden sein.

Der L2 Cache ist in meinen Augen auch bei weitem nicht so relevant wie der L3 (bzw. 3D Cache von AMD), eben weil es hier um ganz andere Größenordnungen geht. Dennoch ist es eigentlich immer so gewesen, mehr Cache (egal ob L2, L3, L4) performt deutlich besser als weniger Cache. L3/L4 kennen wir ja noch von nicht allzu alten Architekturen und sowohl Broadwell, als auch Zen 3D konnten diesen zu richtigen Leistungsboosts nutzen, vor allem im Gaming.
Daher springen gerade viele auf Cache an, da Cache eine Möglichkeit ist überall Leistung freizusetzen.

Recht simpel erklärt und dies kann man dann sogar darauf ableiten, warum reagiert Intel nicht auf AMD! Cache ist zusätzlich belichtete Fläche auf einem Wafer, somit wird eine CPU mit mehr Cache deutlich größer (Cache ist glaube ich sogar der größte Teil). Dazu kommt, dass Waferfläche nicht linear mehr kostet, also doppelt so großer Chip = doppelt so hoher Preis, sondern eine progressive Steigung erfährt.

1GB Cache würde meines Erachtens nach rund 500mm² Fläche benötigen (wobei die Angaben die ich finde sehr widersprüchlich sind; sollte aber anhand solcher Die Shots durchaus passen), ein Intel 13900K mit 250mm² Fläche, würde also grob auf das dreifache aufgebläht werden, die Yieldrate massiv sinken usw. Denke einfach mal, dass so ein Chip dann schon 400-500 EUR kosten würde (in der Produktion; man müsste mal schauen was ein GA102 kostet). Aber!!! Cache kann eben nicht alles und wirkt irgendwann dann auch nicht mehr und sowieso nur in einem kleinen Teil an Anwendungen.

Daher hat AMD derzeit einfach einen großen Vorteil, man nimmt einen fertigen Chip und setzt den SRAM oben druff! Thema erledigt. Aber Intel will ja L4 aufbohren und damit Broadwell reloaded initieren und ich denke, dass es die einzige Chance sein wird. Auch wenn Zen 5 wohl eher kein großer Wurf wird, so schickt sich ja auch Arrow Lake bisher nicht an, dieses zu werden.

Die verkleinerung von SRAM kann nicht mehr schritthalten mit der Gier nach mehr davon - nicht zuletzt deswegen solls ja so ominöse "X3D" CPUs geben, die mehr Cache "einfach" in die Höhe draufstapeln...

ah ok wow das ging aber viele Transistoren für Cache drauf.Das heißt geht der Cache nicht mehr zu shrinken dann wird es auch schwieriger da nen Leistungsplus zu generieren.Das erleben wir schon noch wo dann wir alle an die Grenzen des machbaren stoßen werden.Werden bestimmt noch vor den maximal möglichen Verkleinerung am Limit stoßen.
Dann muss halt die Cache Menge wieder schrumpfen und anderst wo wieder was steigern,ehe es dann wirklich zu einen Limit dann geht.Nur ne kleine menge an Cache wird wenn noch kleiner eben auch immer schwieriger wie ich so sehe.Naja wir werden schon noch sehen wie es weiter gehen wird.

Lasst euch das doch am besten von Professor Torsten erklären:
[Ins Forum, um diesen Inhalt zu sehen]