Chipfertigung: Besser größere Dies statt kleinere Strukturen? Leserbrief der Woche
Tag für Tag erhält PC Games Hardware Anfragen, Vorschläge und Kritik von Lesern. In der Rubrik "Leserbrief der Woche" stellen wir Ihnen wöchentlich einen ausgewählten Leserbrief und bei Bedarf die Antwort eines Fachredakteurs vor. Beachten Sie, dass der Leserbrief der Woche nicht zwangsläufig in der Woche an die Redaktion geschickt wurde, in der er Ihnen an dieser Stelle präsentiert wird.
PCGH-Leser Philipp S. möchte wissen, wieso die Hersteller großen Aufwand betreiben, um Mikrochips in immer feineren Verfahren zu fertigen und nicht etwa auf größere Chips setzen.
Der Leserbrief:
"Ich frage mich, wieso immer kleinere Herstellungsverfahren für CPUs und GPUs kommen. Warum muss man immer mehr Transistoren auf kleinerem Raum unterbringen, wenn man doch auch den Chip größer machen und so mehr Transistoren unterbringen könnte? Sicherlich, bei Prozessoren ist das schwierig, da die Fläche durch den Sockel begrenzt ist. Aber bei Grafikkarten wäre zum Beispiel ein doppelt so großer Chip doch locker möglich. Dann könnte man pro Fertigungsverfahren länger warten und trotzdem mehr Leistung bringen. Dann wäre ja auch die Kühlung einfacher, da man über die größere Fläche besser die Wärme abführen kann. Mich würde interessieren, aus welchem Grund die Hersteller auf kleinere Strukturen setzen."
Die Antwort von Stephan Wilke (Community-Manager):
"Leider fehlen mir belastbare Zahlen aus dem Fertigungsalltag, doch ein wesentlicher Kostenfaktor bei der Produktion von Chips wird dadurch beeinflusst, wie viele Dies sich auf einem Wafer unterbringen lassen. Das liegt einerseits an den Produktionskapazitäten, da nur eine begrenzte Anzahl von Wafer pro Tag verarbeitet werden können. Liefert eine Fabrik nur noch halb so viele Chips pro Tag, müssen im Endeffekt neue Fabriken her - ein sehr teures Unterfangen, auf lange Sicht auch wegen laufender Kosten etwa für das Personal. Andererseits steigt bei einer größeren Chipfläche der Verschnitt auf einem Wafer (da die unvollständigen Chips am Rand des runden Wafers mehr Platz einnehmen) und es ist außerdem mit einer sinkenden Ausbeute zu rechnen. Angenommen auf einem Wafer gäbe es zehn gleichmäßig verteilte Verunreinigungen/Materialfehler, dann wäre der Schaden deutlich größer, wenn dadurch zum Beispiel 10 von 100 Dies aussortiert werden müssten als 10 von 500 Dies.
Nicht zuletzt ermöglichen kleinere Strukturen, die Schaltgeschwindigkeit von Transistoren zu erhöhen (mehr Leistung) und die Betriebsspannung zu senken (niedrigere Leistungsaufnahme). Durch die niedrige Betriebsspannung wird grundsätzlich auch die Kühlung vereinfacht; man merkt es nur nicht unbedingt, da die Hersteller ja auch die Komplexität der Designs und die Taktfrequenz immer weiter erhöhen. Ein Hersteller mit einer technisch unterlegenen Fertigungstechnik hat daher tendenziell einen Nachteil, der sich nur durch günstigere Preise (eventuell nicht rentabel) oder ein besseres Chipdesign (unter Umständen nicht möglich, zumindest aber forschungsintensiv und daher eventuell nicht rentabel) ausgleichen lässt.
Das sind zumindest ein paar Aspekte, die mir aus dem Stegreif eingefallen sind. Bei weniger komplexen Designs als aktuellen Prozessoren und Grafikchips, etwa in Haushaltsgeräten oder Industriemaschinen, werden ja durchaus relativ grobe Fertigungsverfahren eingesetzt, wenn es ökonomisch sinnvoller ist. Durch Zufall bin ich auf ein Gedankenspiel gestoßen, was ein 80386 im 45-nm-Verfahren leisten könnte - vielleicht ganz unterhaltsam für Sie: The 45 nm 80386: How fast would it be?
Aber: Ihre Überlegung wird sich wohl in einigen Jahren sehr konkret stellen. Momentan gibt es Pläne für die Fertigung mit 7 und 5 nm Strukturgröße, bei noch kleineren Strukturen könnte die Physik aber endgültig Grenzen setzen. Dann werden die Chips tatsächlich wieder größer oder den Herstellern gelingt es, mehr Leistung ohne zusätzliche Transistoren zu erzielen. Auch neue Konzepte wie Quantencomputer gelten als Hoffnungsträger, um Leistungssteigerungen in der Zukunft zu ermöglichen. Es wird auf jeden Fall spannend, da bin ich mir sicher!"
Leserbriefe können Sie an leserpost@pcgameshardware.de senden. Der Leserbrief der Woche gibt nicht die Meinung der Redaktion wieder. Die Redaktion behält sich außerdem vor, Leserbriefe zu kürzen.
Ist im letzten halben Jahr ja schon massiv gestiegen und das wird wohl noch ne Weile anhalten (beispiel)
Hoffe immerhin das die neuen CPUs von AMD aber in den nächsten 6 Monaten runter gehen, sind zwar als Realsepreis ganz ok, aber die Tests fehlen noch.
Und ich beende mal besser das OT hier bevor es Karten gibt
Irgendwann wird man natürlich mit Verkleinerung und der zum Teil damit verbundenen Erhöhung der Taktraten nicht weiterkommen aber heute geht das noch recht gut, jedenfalls bei Prozessoren.
Anzumerken ist auch das bei normalen Prozessoren die maximal zur Verfügung stehende Chipfläche in einem Chipgehäuse kaum einen limitierenden Faktor für die Chipfläche selbst darstellt. Man denke nur an das Größenverhältnis Heatspreader <> Die bei gängigen CPUs. Man könnte bei Bedarf auch Die-Träger und Heatspreader noch deutlich vergrößern, man denke nur etwa an die riesigen Multi-Chip Module die beim IBM System Z zum Einsatz kommen bzw. gekommen sind.
Im Zweifel ist eine Vergrößerung der Chipfläche aber jedenfalls immer der weniger elegante Weg im Vergleich zu einer Vergrößerung des Chips. Abgesehen davon das Chipfläche Geld kostet, fallweise mehr als eine Weiterentwicklung der Fertigung... Vor allem innerhalb einzelner Kerne bekommt man bei einer Vergrößerung des Chips auch zunehmend Probleme mit der Länge der Signalwege... insbesondere bei 2D Bauweise...
..womit wir aber zu einer speziellen neuen Lösung kommen: Der 3D-Bauweise. Heutzutage ist es ja durchaus möglich mehrere (im Extremfall bis zu über 100) dünne Chips übereinander zu legen und zu einer dreidimensionalen Schaltung zu verbinden. damit kann man die Problematik längerer Signalwege entschärfen und die Flächendichte an Funktionseinheiten ohne Verkleinerung der Strukturgröße steigern. Dafür bekommt man fallwiese Probleme mit der Kühlung weil die Wärmeabfuhr aus den weiter unten liegenden Schichten durch die darüberliegenden behindert wird.
Bereits heute sind gestapelte Chips bei Speicherbausteinen weit verbreitet, insbesondere bei Flash-Speicher wo man sich tatsächlich den Grenzen des physikalisch möglichen schon sehr angenähert hat. Bei Speicherbausteinen hat man auch kaum Probleme mit der Wärmeabfuhr. Auch bei DRAM wird zunehmend auf gestapelte Chips gesetzt vor allem aber nicht ausschließlich im mobilen Bereich wo der Platz eine große Rolle spielt sowie bei integriertem DRAM wie etwa dem hybrid memory cube.
Bei CPUs und GPUs müsste man vor einem umfangreichen Einsatz von 3D Chips das Kühlungsproblem lösen. Ansätze dafür gibt es aber bereits so hat etwa IBM Verfahren Entwickelt mit denen in 3D Chips Mikrokanäle integriert werden können durch die diese mit Wasser oder Flüssigmetall gekühlt werden können; in letzterem Fall kann das Kühlmittel auch als elektrische Masse dienen, die Kühlkanäle als flüssige Leiterbahnen. Allerdings muss man einschränkend sagen das diese Technologie die sich heute vermutlich in den Händen von Globalfoundries befindet bisher nicht erfolgreich in einem Serienprodukt umgesetzt wurde. Es gibt dabei offensichtlich etliche Fertigungstechnische Hürden zu überwinden, weitere Probleme sind mögliche Verstopfungen der Kanäle durch Verunreinigungen des Kühlmittels und Korrosion von Chipbestandteilen durch das Kühlmittel. Eine Korrosionsrate von wenigen Atomlagen pro Jahr könnte schon inakzeptabel sein. Trotz dieser Probleme könnten 3D Chips auch im Bereich von VLSI Rechenchips wie CPUs und GPUs ein Weg sein um die Leistung weiter steigern zu können wenn man nicht mehr mit einer Verkleinerung der Strukturgröße weitermachen kann.
Ansonsten kann man natürlich auch größere 2D Chips bauen wobei sich größere Grundlächen prinzipiell auch mit einer 3D Bauweise kombinieren lassen. Das Problem der Signalwege tritt dan zwar auf aber es gibt Chipdesigns die dafür weniger anfällig sind als andere, insbesondere Prozessoren mit vielen unabhängigen Rächeneinheiten die stark parallelisierbare Aufgaben bearbeiten, etwa CPUs mit sehr vielen Kernen oder GPUs. Problematisch ist hier auch, wie schon angesprochen, das die Wahrscheinlichkeit eines Defekts bei der Herstellung im Wesentlichen proportioal zur Chipfläche ist, die Ausbeute bei der Herstellung sinkt also bei einer Vergrößerung der Fläche. Es gibt ein paar Möglichkeiten mit dieser Problematik umzugehen, man kann etwa die Fehlerwahrscheinlichkeit durch verbesserte Fertigungsverfahren reduzieren oder auf Multi-Chip Module setzen bei denen mehrere Chips auf einem Chipträger kombiniert werden sodass die einzelnen Chipflächen nicht so groß werden. Umgesetzt wurde das seinerzeit etwa beim Core 2 Quad oder Pentium D, ein neues Konzept ist das also nicht. Auch Multiprozessorsysteme sind nach diesem Ansatz eine Möglichkeit die sich beliebig ausbauen lässt (und bekanntlich in vielen Anwendungen auch genutzt wird). Es gibt aber viele Anwendungen deren Code nicht so gut parallelisierbar ist bzw. mit Code in dem viele gegenseitige Abhängigkeiten verschiedener Berechnungen auftreten. Für solche Anwendungen wäre die Signallaufzeitsproblematik größer und sind derartige Lösungen weniger praktikabel.
Denn echte 14 nm sind nach wie vor im Bereich von unmachbar. Die aktuellen 14nm-Chips haben reale Strukturgrößen im Bereich von 50 echten nanometern. Der "7nm-Prozess" wird dann in der Größenordnung von echten 25-40nm liegen. Unter 20 echten Nanometern ist tatsächlich aktuell nicht denkbar, selbst mit EUV nicht. Und selbst wenns herstellbar wäre sind die Tunneleffekte wohl zu groß - bei unter 20nm können wohl zu viele Elektronen einfach umherspringen wie sie wollen.
Bedenke: Die Namen der Prozesse haben mit echten Strukturgrößen nichts mehr zu tun.
Siehe auch: https://www.3dcenter.org/...
Eine sinnvollere Maßeinheit ist wohl die Funktionseinheiten-Flächendichte die man mit einem Prozess erreichen kann also etwa 6T-SRAM-Zellen pro Quadratmillimeter o.Ä.
Hier zeigt sich das der Fortschritt bei der Verkleinerung durchaus weiter anhält auch wenn man bei der Verkleinerung heute verstärkt bei anderen Bereichen des Chips ansetzt als noch vor einigen Jahren.
Ist im letzten halben Jahr ja schon massiv gestiegen und das wird wohl noch ne Weile anhalten (beispiel)
Das wäre ähnlich wie zu fragen "Warum sind Seifenblasen Kugeln, wenn es Quadrate wären könnte man sie doch besser stapeln". Stimmt - aber die Natur funktioniert halt so.
Die "halben" Chips am Waferrand sind aber nicht verloren, diese werden zu Analysezwecken verwendet um den Prozess zu verbessern.
Was ich schon immer wissen wollte:
Warum sind die Waver (schreibt man das so?) eigentlich rund? Warum macht man die nicht einfach so breit und hoch, dass eben kein DIE abgeschnitten wird und diese vollständig den Waver bedecken?