AMD Ryzen 6000: Rembrandt soll auf Zen 3+ und 12 RDNA2-CUs setzen
Angeblich sollen AMDs kommende Ryzen-6000-APUs auf 768 RDNA2-Shader und Zen 3+ setzen. Damit könnten die APUs mit dem Codenamen Rembrandt einen deutlichen Sprung bei der Grafikleistung machen.
Aktuell bedient AMD mit den Cezanne-APUs, die als Ryzen 5000 vermarktet werden, den Notebook- und OEM-Markt. Die APUs setzen höchstens auf je acht Zen-3-Kerne und Vega-Compute-Units, was 512 Shadern entspricht. Diese Kombination ist dabei zwar ausreichend, um Intel in Bedrängnis zu bringen, doch der Einsatz der alten Vega-Architektur wirkt befremdlich. Die Ablösung soll erst mit der Nachfolgegeneration Rembrandt kommen, die als Ryzen 6000 erscheinen und angeblich auf Zen 3+ und die RDNA2-Architektur setzen soll.
Ryzen 6000: APUs mit 12 RDNA2-CUs?
Glaubt man dem Leaker Executable Fix, dann soll Rembrandt aber nicht nur der Architektur ein Upgrade verpassen. Demnach soll zeitgleich auch die Anzahl der Compute Units auf 12 ansteigen, sodass die schnellsten Rembrandt-APUs über 768 Shader verfügen würden. Zusammen mit dem Wechsel auf schnelleren (LP)DDR5-Speicher dürften die integrierten Grafikeinheiten der Ryzen-6000-APUs somit deutlich schneller werden als die von Cezanne. Im Einstiegssegment soll das hingegen nicht gelten: Laut einer älteren, geleakten Roadmap sollen die Einstiegs-APUs mit dem Codenamen Barcelo nächstes Jahr noch auf Vega 8 setzen.
Während die GPUs der Rembrandt-APUs deutlich schneller werden dürften, gibt es indes noch Fragen bezüglich der CPU-Kerne. Durch den Wechsel auf die Zen 3+-Architektur und die voraussichtlich für Rembrandt geplante 6-nm-Fertigung dürfte die Prozessorleistung aber auch ohne zusätzliche Kerne schon etwas ansteigen.
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Zu den hier präsentierten Informationen sei noch einmal erwähnt, dass alle Daten zu Rembrandt aus Gerüchten stammen und dementsprechend auch falsch sein könnten. Der Release der Ryzen-6000-APUs wird vermutlich erst auf der CES 2022 stattfinden, daher ist die Informationslage vergleichsweise dürftig.
Quelle: via Videocardz
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AMD hats nur offiziell/boxed nicht freigegeben aber niemand hindert dich daran als Privatperson ne Ryzen APU im Tray zu kaufen.
Zum Transistoraufwand: AMD hat bei Zen extrem viel in Organisation und Sprungvorhersage investiert. Bei Skylake war letztere viel kompakter (und leichter auszutricksen ^^), Intel hat aber bei jedem Cove-Schritt weiter zugelegt. Das müsste auch schon bei RKL gegenüber CML ordentlich reinhauen und entsprechend Fläche bringen. Von einer weiteren deutlichen Entspannung der 14-nm-Design-Regeln zugunsten von mehr Takt habe ich dagegen nach CFL nichts mehr gehört und ehrlich gesagt auch nicht an den CPUs gespürt.
Mit dem Sunny Cove-Backport auf 14nm in Rocket Lake habe ich einen Abgleich versucht unter der Annahme, dass in den 10nm nur etwa genau so viele Transistoren zur Implementation verwendet werden, wie in 14nm. Die mittlere Dichte für RKL kann man leicht abschätzen (hier angenommene 14 MTr/mm2). Ausgehend von einem Kern mitsamt seinen Caches und dem L3$-Slice komme ich in ICL-U zu einer angenommenen mittleren Dichte von nur um die 27 – 28 MTr/mm2. (18)
Dem gegenüber stehen jedoch zumindest vereinzelte, unzusammenhängende Aussagen von Intel, die zusammengenommen ein anderes Bild skizzieren und andeuten, dass Intel nun auch deutlich mehr Transistoren für seine Designs benötigt. Eine Quelle ist das Video “Architecture All Access: Modern CPU Architecture Part 1”, in dem Boyd Phelps, CVP of Client Engineering, einen relativen Vergleich gegen den Intel 4004 anstellt und hierbei für Tiger Lake U eine mittlere Dichte im Bereich von 63 – 79 MTr/mm2 in Aussicht stellt oder für Tiger Lake H eine mittlere Dichte im Bereich von 44 – 58 MTr/mm2. (19)
Hinzunehmen kann man nun das Compute Die von Lakefield, zu dem Intel konkrete Werte in Form von 4,05 Mrd. Transistoren auf 82 mm2 angibt, was zu effektiv gemittelten 49 MTr/mm2 führt. (20)
Wenn man will, könnte man nun die implizit angegebene Dichte von Lakefield als im Einklang mit dem errechneten TGL-H-Vergleich (44 – 58 MTr/mm2) ansehen und Intel implementiert hier tatsächlich mit in etwa grob um die 50 MTr/mm2 (ab Willow Cove mit 10nm++), was dann aber auch bedeuten würde, dass man offensichtlich nun mit deutlich mehr Transistoren arbeitet als zuvor in der 14nm-Generation beobachtet.
Insgesamt jedoch weiterhin unbefriedigend, da man hier, wenn auch gut begründet, nur vermutet und noch nichts gesichert weiß. Wünschenswert wäre noch mindestens eine weitere Brotkrume von Intel, die in die gleiche Richtung weisen würde …
Weiterführende Überlegung: Wäre die mittlere Dichte mittlerweile in 10nm++ tatsächlich so hoch, müsste Ice Lake SP als XCC schon ein echter Riese mit um die 30 - 32 Mrd. Transistoren auf einem monolithischen Design sein. (Die Size-Abschätzungen liegen hier zurzeit bei 620 - 660 mm2.)
(18) Ein Zen2-CCD implementiert im Mittel etwa 52 MTr/mm2, die Renoir-APU gar 62 MTr/mm2, beide in TSMCs N7.
(19) Boyd Phelps erklärt einen Intel 4004 mit 2300 Transistoren und sagt, dass man 4 – 5 Mio. von diesen benötigt um auf die gleiche Transistorzahl wie in einem aktuellen "Tiger Lake" zu kommen. Hierzu folgende Anmerkungen:
Generell ist die Frage, wie genau es Intel hier bei diesem Vergleich nahm. Der Zweck war nur eine allgemeine Einordnung und nicht die genaue Angabe von konkreten Zahlen, bzw. tatsächlich wollte man diese gar vermeiden, da man seit etwa zwei Jahren keine herausgibt und dementsprechend gab man hier auch eine sehr weite Spanne von 4004-Chips als Äquivalent an.
Es ist unklar gegen welchen TGL tatsächlich verglichen wurde. Zu der Zeit war bei Intel intern TGL-H als Achtkerner mit 32 EUs schon lange fertig, d. h. hier könnte man auch zwecks Generierung großer Zahlen gegen den Achtkerner verglichen haben.
Im Video zeigte man einen Die Shot vom Vierkerner (im Vergleich zum 4004-Layout), jedoch ist auch hier unklar, ob der nicht nur rein zu Demonstrationszwecken genutzt wurde, denn der Achtkerner (mitsamt Die Shot) wurde erst rund einen Monat später offiziell vorgestellt und dem wollte man sicherlich nicht vorgreifen und die für den Vierkerner errechnete Dichte wäre dann doch auch gleich arg hoch für ein HighPower-x86-Design
Mit dem mittlerweile veröffentlichten TGL-H Die Shot habe ich dessen Fläche zu etwa 200 – 208 mm2 hochgerechnet, ggü. den bisher “gehandelten” 146 mm2 für TGL-U.
(20) Ein Sunny Cove-Kern mit einem etwas abweichendem LL$-Konstrukt und vier Tremont-Kerne, kombinieret mit einer 64 EUs umfassenden Gen11-iGPU wie in ICL-U. Ein nennenswerter Teil weiterer Funktionalität ist dagegen auf das 22nm-I/O bzw. Base Die (92 mm2) verlagert worden.
Legt man die iGPU von Lakefield über ICL-U und skaliert diese passend, wird das Compute Die jedoch deutlich größer als die angegebenen 82 mm2, was darauf hinweisen dürfte, dass das Lakefield-Die dichter packt als in ICL-U. Auch die damit einhergehende implizite Skalierung des Sunny Cove-Kerns sieht passend aus (unter Berücksichtigung des entfallenen L3$-Slices), d. h. Lakefield von Ende 2019 scheint dicher zu packen als ICL-U. Ob Lakefield bereits möglicherweise 10nm++ (10nm SuperFin) verwendet, ist unklar. Bezüglich dessen konkreter Implementationsdichte ist zudem unklar, ob das Die nicht ein komplett individuelles Design mit Blick auf die für Foveros notwendigen Anpassungen darstellt … andererseits s. u. (bzw. oben weiterlesen).
Wie so oft ein sehr detaillierter Bericht, hatte mir den gestern Abend schon angeschaut aber entschieden dass ich einen frischen Kopf brauche um ihn halbwegs zu verstehen.
Bzgl. des "schlechter", ja das hast du so nicht gesagt, dennoch glaube ich, dass wir uns einig sind, wenn du davon berichtest, dass du der Meinung bist Intel hat noch einen Fertigungsnachteil, dies ein "schlechter" durchaus suggeriert und wahrscheinlich auch von dir so gemeint ist.
Bzgl. der Transistordichte finde ich es recht spannend, wobei mir einige Fragen und Ungereimtheiten auffallen.
1.) Wie gesagt, sehe ich nach den mir vorliegenden Infos die Prozesse als solches auf Augenhöhe. Für Intel findet man nur Angaben, dass der Prozesso die 100Mio/mm² schafft, bei TSMCs 7nm liest man von 90Mio/mm². Wenn wir davon ausgehen, dass die 100Mio seitens Intel der ursprüngliche Plan waren, dann kommen wir zu den von mir errechneten 88,8Mio/mm² nach der Änderung. Womit beide Prozesse (abseits der Chips) auf Augenhöhe sind und in etwa das gleiche leisten könnten?
Dein Beispiel, die Apple CPU in Intels Fab würde doch vermutlich auch in den Bereich von 80M/mm² fallen.
2.) Das was du dann in den Punkten 1-4 beschreibst, ist doch schon ein Problem der Architektur, wobei Problem hier nicht unbedingt negativ behaftet sein soll. Aber, das war mir auch bewusst, dass eben Low Power Designs deutlich dichter packen können als HP Designs, dies ist doch unabhängig von der gewählten Fertigung der Fall. Was ich sagen möchte, deine These weiter gesponnen, sofern ich das richtig interpretiere, besagt doch, dass eine Intel CPU auf TSMCs 7nm Prozess eben auch eine deutlich geringere Logikdichte aufweisen würde als AMDs Design?
Damit würde ich das Problem nicht an der Fertigung festmachen, sondern eher am Design, womit erschreckenderweise meine recht einfache These, die du ja zeilenweise auch belegt hast, etwas bestätigt werden würde. Intel muss etwas mehr abseits des eigentlichen SweetSpots takten, daher hat man die Dichte reduziert um mehr Takt zu generieren. Dadurch verliert man dann aber eben auch Effizienz.
In der Folge, würde ich davon ausgehen, dass Intel durch den erneut größeren Schritt in der Fertigung, mit dem 7nm Design an TSMCs 5nm Design vorbeiziehen wird, in meinen Augen sogar recht deutlich.
Hoffe ich habe das technische soweit richtig verstanden, ein Studium der Halbleiterwissenschaften muss ich erst noch beginnen
P.S.
Manchmal habe ich eine seltsame scheinbar provozierende Art zu schreiben, hoffe das du dies hier nicht so siehst. Ist für mich nur ein hochgradig informativer Austausch.