AMD Zen 2: Engineering Sample in Benchmark-Datenbank zeigt doppelten L3-Cache

AMD verschickt laut eigenen Aussagen schon seit Monaten Vorserienmuster der zweiten Epyc-Generation mit dem Codenamen Rome. Mutmaßlich ein solcher Zen-2-Prozessor zeigt sich nun in der Benchmark-Datenbank von Sisoftware Sandra. Die synthetischen Ergebnisse interessieren uns an dieser Stelle nicht, da sie nicht gerade konsistent sind und wir die Testbedingungen nicht kennen. Viel interessanter sind der CPU-Code 2S1404E2VJUG5_20/14_N sowie die von Sisoftware Sandra ausgelesenen Spezifikationen.

Zen-2-64-Kerner von AMD bei Sisoftware Sandra

Die chinesische Webseite moepc.net hat erst dieser Tage passenderweise seine Übersicht zu den Zahlen- und Buchstaben-Codes von AMDs Zen-Engineering-Samples aktualisiert. Natürlich werden in der Datenbank nicht explizit Zen 2 oder Rome genannt. Sisoftware Sandra hat jedoch 64 Kerne mit insgesamt 256 MiByte L3-Cache ausgelesen, was zu keinem bisher veröffentlichten AMD-Prozessor passt. Damit übereinstimmend sind Teile des Codes neu, darunter die Kennungen für die Kernanzahl, Cache-Größe und TDP. Was sich dafür auslesen lässt: Es handle sich um ein fortgeschrittenes Engineering Sample in der vierten Revision mit Taktraten von 1,4 (Basis) bis 2,0 GHz (Boost). Beide Angaben würden nicht überraschen, da AMD die neue 7-nm-Fertigung mit einer - in Anbetracht des Chiplet-Designs - radikal überarbeiteten Mikroarchitektur kombiniert. Da könnte es schon mal vier Revisionen geben. AMDs Zen-Engineering-Samples tendieren zudem zu niedrigen Taktraten, die deutlich unterhalb der finalen Prozessoren liegen.

Quelle: moepc.net "Decoder" für AMDs Zen-Engineering-Samples

Insgesamt 256 MiByte L3-Cache

Interessant ist zudem die Angabe 16 × 16 MiByte L3-Cache. Das entspreche insgesamt einer Verdoppelung, wie sie die Gerüchteküche bereits in Aussicht stellte. Falls Sisoftware Sandra die Konfiguration richtig ausliest - und das ist ein großes Aber - spräche das für einen L3-Cache in den Zen-2-Chiplets und nicht in dem großen I/O-Hub. Eine 16-fache Unterteilung spräche zudem für einen Aufbau von vier Kernen pro CPU-Complex (CCX) wie bei Zen (1). Ein Chiplet hätte zwei solcher CCX, der 64-Kerner folglich 16 mit insgesamt 256 MiByte L3-Cache.

Passend zum Thema: Zen 2: AMD zeigt Epyc mit 9 Dies - ca. 1.000 mm² Silizium

Sollte der L3-Cache tatsächlich in den Zen-2-Chiplets sitzen, kann man wieder darüber spekulieren, was den I/O-Die so groß macht. Bei geschätzt fast 500 mm² (in 14 nm) gab es Spekulationen, dass AMD den L3-Cache dorthin auslagern könnte. Einen L4-Cache als Alternative liest Sisoftware Sandra nicht aus. Die PCI-Express-4.0- und breiteren Infinity-Fabric-Links benötigen sicherlich mehr Platz - aber ob das tatsächlich so viel ausmacht?

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AMD Zen 2: Engineering Sample in Benchmark-Datenbank zeigt doppelten L3-Cache In der Benchmark-Datenbank von Sisoftware Sandra ist offenbar ein Zen-2-Engineering-Sample von AMD aufgetaucht. Die CPU 2S1404E2VJUG5_20/14_N entspreche einem Rome-Prozessor mit 64 Kernen. Der L3-Cache wird mit insgesamt 256 MiByte ausgegeben, was die spekulierte Verdoppelung untermauert. Die Taktraten beliefen sich auf 1,4 bis 2,0 GHz.

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