AMD Zen 5: Epyc mit bis zu 256 Kernen und 600 Watt cTDP?
Die Epyc-Prozessoren mit dem Codenamen Turin könnten bis zu 256 Kerne bieten und 600 Watt cTDB haben. Das sagen zumindest aktuelle Gerüchte über die Zen-5-Technik.
Laut einem Gerücht, das seinen Anfang auf Twitter genommen hat, soll die kommende Epyc-Generation auf Basis von Zen 5 bis zu 600 Watt cTDP haben (Configurable Thermal Design Power). Die CPUs mit dem Codenamen Turin erreichen damit etwa das Doppelte, was mit Milan (Zen 3) möglich ist und immer noch rund 50 Prozent mehr als bei Genoa (Zen 4). Für den Sockel SP5 von AMD sollte das kein Problem darstellen. Der ist bis 700 Watt zertifiziert - das weiß man aus dem Gigabyte-Hack, wo entsprechende Unterlagen enthalten waren. Allerdings ist das ein Spitzenlastwert für 1 Millisekunde; die 600 Watt könnten damit im Bereich der maximalen Dauerlast liegen.
Bis Klarheit kommt, könnte noch einige Zeit ins Land streichen, denn Turin soll wohl erst gegen Ende 2023 oder sogar erst Anfang 2024 erscheinen. Schließlich setzt man hier auf die Zen-5-Architektur, die wohl DDR5-5600 bis DDR5-6400 unterstützt und mit 192 bzw. 256 Kernen (plus SMT) angeboten werden soll. Damit würde sich die Kernzahl zur aktuellen Generation verdoppeln. Unklar bleibt dabei, ob Turin den Hybrid-Ansatz mit einem heterogenen Design verfolgt. Generell will AMD das im Design von Zen 5 berücksichtigen, um auf die Entwicklungen bei Intel reagieren zu können.
Der Sockelwechsel wird schon bei Genoa bzw. Zen 4 erfolgen, da hier die Umstellung auf DDR5 und PCI Express 5.0 erfolgt. Außerdem braucht AMD das erweiterte cTDP-Fenster für die CPUs mit bis zu 400 Watt. Die maximale Ausbaustufe bei Genoa sind aber wohl "nur" 96 Kerne und 192 Threads; der Marktstart wird für 2022 erwartet. Im Moment geht man davon aus, dass Turin nicht permanent die 600 Watt anfordern wird, sondern dies Lastszenarien für besonders anspruchsvolle Operationen sind. Normalen Anwendern am geläufigsten sind die AVX-Leistungsaufnahmen von Consumer-CPUs von Intel, die aber normalerweise nicht das typische tägliche Einsatzfeld darstellen.
Quellen: Twitter (ExecutableFix, Greymon55)
Danke für die gute Erklärung.
Stammt bestimmt vom Militär.
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Nur kannste in beispielsweise 7nm verschieden angeordnete und verschieden große SRAM-Zellen bauen die entweder effizienter oder schneller sind (schneller wirds dabei eher durch höhere mögliche Betriebsspannungen bei entsprechender Bauweise...).
Die Hersteller bieten für verschiedene Anforderungen ja offenbar unterschiedliche "Bibliotheken" an welche Transistorart in welchen Bauformen innerhalb eines Prozesses möglich sind.
Ich weiß, das ist alles wieder schrecklich ungenau und ja, man kan das oben durchaus falsch verstehen. Es ist nur bei den Themen die für sich gesehen derart kompliziert sind (für mich) unmöglich, in den drei Sätzen die man so in einen Post tippt das perfekt und in alle Richtungen unmissverständlich zu beschreiben. :-/