AMD Zen 4: Cache ist King
AMD scheint davon überzeugt zu sein, dass größere Caches helfen. Man hat den Infinity-Cache, man hat den V-Cache und bei Zen 4 sollen auch die L2-Caches wachsen. Genoa hat 1 MiB per Kern und damit doppelt so viel wie Milan.
Ein Datenbankeintrag im Geekbench zeigt Zen 4 mit größeren Caches. Der Trend bei AMD ist deutlich, wo man auf verschiedenen Ebenen mit größeren Caches arbeitet. Prozessoren bekommen den V-Cache, Grafikkarten haben den Infinity Cache und Genoa soll mit einem MiB pro Kern den doppelten L2-Cache bekommen. So liest es zumindest Geekbench aus einem Modell 100-000000479-13 aus, das 32 Kerne hat. Beim L3-Cache ändert sich derweil nichts, der liegt nach wie vor bei 4 × 32 MiB, was 128 MiB macht. Zu erwarten ist, dass auch Genoa mit 3D-Cache angeboten wird, der 64 MiB pro Chiplet ergänzt. AMD muss sich letztlich auch anschauen, was der Wettbewerb macht. Da bietet man ebenfalls Produkte mit großen Caches an. Sapphire Rapids soll 2 MiB L2-Cache per Kern ins Feld führen und den L3-Cache optional mit HBM-Speicher ergänzen.
Vermarktet werden die Prozessoren unter dem Codenamen Genoa als Epyc-7004-Reihe; das hatte AMD schon verlauten lassen. Genoa setzt wie Bergamo (der etwas später starten soll) auf die Zen-4-Architektur, die bei TSMC in 5 nm gefertigt wird. Die Prozessoren vom Typ Genoa werden mit bis zu 96 Kernen, organisiert in bis zu 12 CCDs pro Package, ausgestattet. DDR5 wird mit 5.200 MT/s auf 12 Kanälen unterstützt und so sollen sich 12 Terabyte verbauen lassen, wenn 512er-Riegel verwendet werden - im Vollausbau dann aber wohl nur noch mit 4.000 MT/s. PCI Express 5.0 ist derweil mit 128 Lanes an Bord. Die TDP wird in der Spitze um 400 Watt liegen. Genauere Details, etwa zu Taktraten, sind natürlich noch nicht bekannt. Besagtes Muster aus dem Geekbench meldet sich mit 1,2 GHz, was auf ein Engineering Sample hinweist.
Bergamo soll derweil eine Weiterentwicklung von Genoa sein, der 128 Kerne bietet. Es wäre gut möglich, dass AMD hier die Kerne mit Effizenzrechenwerken verdoppelt und den ersten Schritt zum vollen Hybrid-Design mit Zen 5 geht, wie es bereits in Gerüchten zu Zen 4 für Desktop (Raphael) besprochen wurde. Ein Thema war auch, dass man SMT für Bergamo fallen lässt, um einerseits im TDP-Fernster zu bleiben, andererseits das Sicherheitsrisiko zu minimieren, denn SMT ist ein Angriffsvektor für Seitenkanalangriffe. Durch den eingeführten 3D-V-Cache, der als L3 huckepack auf die Dies gestapelt wird, sollen bis zu 768 MiB möglich werden. Durch das MCM-Design kann AMD aber die Konfigurationen aller CPUs recht individuell gestalten.
Quelle: via Twitter (@Benchleaks)
L.Su erwähnte auf dem Event lediglich in einem Nebensatz einen "dichte-optimierten" Cachaufbau, aber dass auch der Cache ein Ansattzpunkt sein würde, war absehbar bei bereits dessen immenser relativer Größe in Zen2/3.
Beispielsweise könnte man auch die L2$-Vergrößerung bei Zen4 beschränken und Platz sparen. Denkbar wäre auch die Auslagerung des L3$ in ein stacked die, aber dann hätte man wieder ein Kostenproblem i. V. z. den konkurrierenden ARM-Designs, wenn Bergamo grundsätzlich auf V-Cache angewiesen wäre.
Darüber hinaus, wie du schon spekuliert hast, vermutlich der Entfall einiger Funktionsblöcke, so einiger Adder, Mem-Mapper, vielleicht von ein, zwei Scheduler-Ports weniger, usw., was etwas Durchsatz kosten wird, aber durchaus so implementiert werden kann, dass man immer noch ISA-kompatibel bleibt.
Die primäre Frage zu obigen exemplarischen Möglichkeiten wird aber wahrscheinlich sein, wie sehr AMD zu einem kostengünstigen Design gezwungen ist. Diktieren hier Umsatz und Marge ihnen eine möglichst effiziente Entwicklung, bleibt die grundlegende Zen4-Kernarchitektur möglichweise gar unangetastet, weil ein separates, eigenständiges Kern-Design zu teuer für sie wird und sie müssen das Ziel auf anderem Wege erreichen. Letzten Endes vermutlich auch möglich, denn wir reden hier ja nicht etwa von einer Kernanzahlverdoppelung sondern lediglich von +1/3 mehr Kernen.
*) Ohne SMT würde man vermutlich nur mit ARM-Designs mithalten können und das erst im 1HJ23, während neue 5nm-ARM-Designs schon in 2022 auf den Markt kommen werden.
**) Beispielsweise AnandTech hatte hier gemäß ihrem Artikel direkten Kontakt mit AMD, voraussichtlich min. in einer Q&A-Session, und führte noch einige Details aus, zu SMT fiel offensichtlich jedoch kein Wort bzw. AMD wollte sich dazu nicht äußern, denn wenn es etwas Konkretes hierzu gegeben hätte, hätten die Autoren damit zweifellos nicht hinter dem Berg zurückgehalten, denn gerade die Frage wie denn die Kerndichte erhöht werden soll (i. V. z. Genoa), ist ja eine besonders interesante Frage.
Und entsprechend spekuliert auch bspw. Heise auf den Entfall von SMT am 8.11 zu Bergamo.
Vielleicht wird ja nur wegen den Sicherheits bedenken smt ganz abgeschaltet. Das ergibt dann Sinn. Die Dichte wirklich erhöht tut skt ja im Grunde genommen nicht. Dann werden sie durch das schmaler und können noch näher zusammengebaut werden. Zumal logische Kerne weit besser ausgelastet werden können. Die Software hat mit logischen Kernen weniger Probleme.
In meinem Fall des threadripper 3970x ist der beste Beispiel. Die Kernauslastung ohne smt war um einiges besser gewesen. Mit smt zu 50 % Auslastung und ohne smt bei rund mehr als 90% jedes Kernes.
Auch smt braucht etwas Strom ,ist allerdings nicht so viel. Temperatur sank um ein paar Grad nach unten durch abschlagen von smt . Die Leistung steig durch abschlten von smt nach oben,wenn auch nicht horrend viel allerdings merkbar/spürbar.
So wird es gewiss auch bei den mit 128 Kernen auch so sein.
Ich bin gespannt ob es da auch so sein wird so wie ich davon sie die erkenntnisse gesammelt hatte. Das werden wir schon noch sehen.