Panther Lake und 18A: Diskrepanz zwischen Anspruch und Umsetzung
Ein neuer Bericht will technische Schwächen bei Intels 18A-Fertigung offenlegen. Am Beispiel von Panther Lake sollen zentrale Zielwerte verfehlt worden sein. Betroffen wären Pitch, Zellarchitektur und die Ausbeute.
Der Analyst Jukan hat auf X neue technische Details zu Intels 18A-Fertigung veröffentlicht. Am Beispiel von Panther Lake sollen zentrale Zielvorgaben bislang nicht erreicht sein. Im Fokus stehen konkrete Pitch-Werte, die verwendete Standard-Cell-Konfiguration sowie der Stand der Prozessausbeute. Offiziell bestätigt sind die Angaben nicht.
Im Zentrum der Analyse steht ein rund 110 Quadratmillimeter großer Die. Laut Darstellung kommen ausschließlich High-Performance-Zellen für Logik und SRAM zum Einsatz, High-Density-Zellen mit engerem Layout würden nicht genutzt. Intel hatte für 18A einen minimalen M0-Pitch von 32 Nanometern bei einfacher EUV-Belichtung kommuniziert, bezogen auf HD-Zellen.
Bei Panther Lake liege der minimale M0-Pitch jedoch bei 36 Nanometern. Sowohl HD- als auch HP-Zellen sollen mit fünf Tracks Zellhöhe ausgeführt sein, sich jedoch im Metall-Pitch unterscheiden. HD-Zellen würden demnach 32 Nanometer erreichen, HP-Zellen 36 Nanometer. Sollte in der Praxis ausschließlich die 36-Nanometer-Variante stabil gefertigt werden, bliebe das 32-Nanometer-Ziel vorerst theoretisch.
Als weiterer Referenzwert wird ein minimaler Logik-Pitch von 76 Nanometern genannt. Für SRAM ist von einem P-P-Line-Pitch von 52 Nanometern die Rede. Die Begriffe werden nicht näher spezifiziert, eine Einordnung etwa als Contacted Poly Pitch erfolgt nicht. Die deutliche Differenz zwischen Logik und SRAM könnte auf Integrationsgrenzen hindeuten, ist jedoch nicht offiziell belegt.
18A setzt auf eine rückseitige Stromversorgung mittels Powervia. Die Versorgungskontakte werden zwischen den Gate-All-Around-Strukturen geführt und mit der Source-Region verbunden. Dieses Konzept verbessert die Stromzufuhr, erfordert jedoch zusätzliche Design-Regeln und Mindestabstände. Für SRAM sieht Intel bei 18A keine Backside Power Delivery vor. Offiziell werden begrenzte Effizienzgewinne genannt, allerdings könnten geometrische Restriktionen eine Rolle spielen.
Für 14A ist eine veränderte Kontaktarchitektur vorgesehen. In der Branche gilt es als wahrscheinlich, dass SRAM dort ebenfalls rückseitig versorgt wird. Im MEOL- und BEOL-Bereich soll 18A weiterhin Wolfram für Kontakt-Vias und Kupfer für M0 nutzen. Ein früher kolportierter Wechsel zu Molybdän scheint sich nicht bestätigt zu haben.
Im Vergleich wird auf SMIC N+3 mit einem Logik-Fin-Pitch von rund 32 Nanometern verwiesen. Ein direkter Vergleich mit Gate-All-Around-Strukturen ist methodisch nur eingeschränkt zulässig, erlaubt jedoch Rückschlüsse auf die effektive Dichte. Als Referenz für stabile Prozessintegration gilt weiterhin TSMC.
Sollten sich die genannten Werte bestätigen und die Fertigung noch im Yield-Ramp befinden, wäre für Intel nicht allein die Verfügbarkeit von EUV oder Gate-All-Around entscheidend, sondern deren industrielle Reife. Für die Intel Foundry könnte dies im Wettbewerb um externe Kunden relevant werden.
Was halten Sie von der Analyse? Nutzen Sie die Kommentarfunktion und teilen Sie uns Ihre Meinung mit. Beachten Sie beim Kommentieren aber bitte die Forenregeln. Folgen Sie uns außerdem für Neuigkeiten in der Hardware-Welt oder unsere exklusiven Inhalte gern auf Whatsapp und X. Unsere Video-Inhalte (oftmals gewürzt mit einer Prise Humor) finden Sie bei Youtube, Instagram und Tiktok.
Was ich weiß:
1. Intel hat alles auf 18A gesetzt. Hätte es hier ein weitere Verzögerung gegeben, wäre es das für Intel als Foundry und wahrscheinlich für Intel selbst äußerst fatal gewesen. Daher kann es durchaus sein, dass Intel beim ersten 18A Produkt ehr konservativ herangegangen ist und auf das gesetzt hat, was auf jeden Fall funktionieren sollte. Also dann wohl 36 nm Pitch in M0 und M2 statt evtl. möglichen 32 nm Pitch.
2. HD Zellen werden meistens nur für SRAM verwendet und die haben bei 18A noch keine bzw. keine direkte BSPD. Daher wurde der min. Pitch schon im Vorfeld von 30 auf 32 nm angehoben, weil einfach nicht genug Strom ankam. Es wäre jetzt meine Vermutung, dass die HD Zellen einfach zum Beginn der Massenfertigung einfach immer noch nicht so wollten, wie sie sollten. Aka die Yield war nicht zufriedenstellend. Bei Intel wären es dann unter etwa 60%verwendbare Chips gewesen. (Yield + Binning)
3. Wie kann TSMC N2 überlegen sein, wenn zum ersten Mal seit langen man noch überhaupt keine Informationen zu min. Pitch rausgerückt hat und über keine BSPD bzw. Super Power Rail Solution, wie es bei TSMC heißt, verfügt? Halte ich für pure Spekulation. Klar, wenn man nicht durch BSPD beschränkt ist kann es ja durchaus sein, dass die Pitches auf M0 und M2 kleiner sind als bei 18A, es gibt aber, momentan zumindest, keinerlei Beleg dafür.
4. Außerdem reden wir hier von 2 Layern von mehr als 20 bei beiden Prozessen. Ich meine selbst für Foundry Kunden ist das absolut uninteressant, da zählt nur, ob das Produkt so möglich ist, wie der Kunde es sich vorstellt und der Preis. Da ist TSMC natürlich im Vorteil, da man über 25 Jahre Erfahrung als Foundry hat und sich über die Jahre einen gewissen Ruf aufgebaut hat und man daher entsprechend große Kunden sichern konnte. Intel hingegen muss noch zeigen, dass am auch Foundry kann und ob man überhaupt Kunden für 18A gewinnen konnte, steht immer noch in den Sternen.
5. Ich konnte auf der Foundry site überhaupt keine klaren technischen Versprechungen à la 32 nm M0-Pitch für 18A finden und selbst wenn könnte, mit etwa 5 Monaten Erfahrung im 18A Prozess, dass auch mittlerweile möglich sein.
"Pitch" grundsätzlich = regelmäßiger Abstand
M0 = erstes Metall-Layer unmittelbar über den Transistoren
Logic = Bereiche mit Rechenlogik
SRAM = Bereiche mit Cache
HD/HP cells = fixe Baugruppen, die mehrere Transistoren zu einem Grundelement (z.B. eine SRAM-Zelle) kombinieren; optimiert für hohe Dichte respektive hohe Leistung
"H" = Höhe so einer Zelle in Nanometern.
GAA = Gate All Around, die Bauform der Transistoren (und hier mutmaßlich synonym für selbige verwendet.)
Danke Torsten für deine Erklärung aber jetzt bin ich maximal verwirrt. 🥴.....🤣😂
Bin dann mal bei den Themen, die ich verstehe. Tschöööööö mit Ö. 👋
Auftragsfertigung bei Intel ist ein neues Angebot und die Entscheidung dafür/dagegen wird neben den eigentlichen Prozessen auch die Qualität von Tooling, Support etc. betreffen.