Intel Sapphire Rapids: Neue Roadmap nennt Q2 2022 für den Launch
Eine neue Intel-Roadmap macht die Runde. Die soll den angepeilten Zeitraum für den Launch der HEDT-Prozessoren nennen, die sich hinter dem Codenamen Sapphire Rapids verbergen.
Intels kommende Generation an HEDT-CPUs könnten noch im Frühjahr des kommenden Jahres auf den Markt kommen. Das berichtet zumindest videocardz.com, die in Besitz einer aktuellen Intel-Roadmap gelangt sein wollen. Darin wird Sapphire Rapids, so der interne Codename, für das 2. Quartal 2022 aufgeführt, was den Zeitraum zwischen März und Juni nächsten Jahres meint. Festzuhalten bleibt, dass Sapphire Rapids innerhalb des Q2 2022 eher zum Ende gelistet wird und somit ein Launch wohl eher auf Ende Mai oder Juni 2022 fallen dürfte.
Mit Sapphire Rapids sollen dann gleich mehrere Umbrüche für Intels-HEDT-Segment erfolgen. Ohnehin ist sowieso klar, dass die zugehörigen CPUs in Intels hauseigener 10nm-Fertigung vom Band laufen. Damit handelt es sich um die ersten HEDT-Produkte von Intel, die sich dieses Technologieknotens bedienen. Zuletzt wurde dem Marktsegment noch Cascade Lake in 14nm aufgetischt. Neu ist derweil auch der Abschied vom X-Präfix in der Chipsatz Bezeichnung. An dessen Stelle soll ein W treten und das zugehörige Chipset auf die Bezeichnung W790 hören.
Das bisher gewohnte X, heißt es mitunter in Gerüchten, könnte derweil einen Abstecher in das Mainstream-Segment machen und bei ausgewählten Produkten das K-Suffix ersetzen, während die Spekulation naheliegt, dass Intel die Sapphire Rapids-Produkt mit einem W am Ende versieht und gezielter auf das Kundensegment auf Workstations in puncto Marketing zugeht.
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Zuletzt spekuliert videocardz.com auf einen möglicherweise gleichzeitigen Launch von Raptor Lake, welches die kommende Generation an Alder Lake-Prozessoren beerben soll. Erwähnung zum entsprechenden Zeitpunkt innerhalb der angeblichen Intel-Roadmap findet Raptor Lake allerdings nicht, sodass lediglich gemutmaßt wird.
Darüber hinaus, wie gesagt, ein LCC, HCC (früher auch MCC) und XCC fertigt Intel per se schon seit langem. Die Zahl jetzt auf bspw. zwei Tiles (Dies) zu reduzieren wäre immer noch ein Effizienzzugewinn für sie. Die Frage ist, ob sie so was überhaupt brauchen, denn wenn sie bspw. mit Sapphire Rapids SP am Ende nur das HighEnd bedienen wollen und dementsprechend auch entsprechende Preise ausheben können, kann es ihnen quasi egal sein, wie viel sie hier abschalten (müssen).
Und du hast recht, alternativ wäre auch eine Art I/O-Extender-Chip als Ergänzung denkbar. Man könnte zwei Tiles nehmen, einen I/O-Chip hinzupacken, der das fehlenden DRAM- und PCIe-PHY beisteuert und den vierten Kachelplatz mit Dummy-Silizium belegen für die physische Stabilität (oder den Platz drumherum, wenn dieser Chip mittig platziert werden sollte).
... noch mehr Fragezeichen.
*) Der 8256 demonstriert aber auch die flexible Abschaltmöglichkeit der diversen L3-Slices sehr schön. Cascade Lake hat 1,375 MiB pro Kern. Im 8256 werden offensichtlich vier L3-Slices pro aktivem Kern aktiviert belassen, sodass hier die gesamten 16,5 MiB L3 zustande kommen.
Plausibler, auch von der Markt-Nachfrage her, finde ich ein einzelnes Kachel-Design, dass als Pärchen auf einer getrennten Plattform mit Quad-Channel und 40 Lanes (was mit DDR5, PCI-E 5.0 und HBM immer noch weit mehr Transferrate alles alles bislang von Intel angebotene bedeutet) den Markt für 10-30 Kerne (Schwerpunkt 16-24) bedient, ggf. auch als Dual-CPU, und in der bereits gezeigten 4er-Config die bekannten Specs liefert. Letztere wäre dann von 24 bis zu den erwarteten 56 Kernen (max. 60) ökonomisch.
Sollte Intel wirklich Dual-Chip-80-Laner bauen wollen, könnte ich mir noch am ehesten reine Controller-Kacheln vorstellen, gegebenenfalls in gröberer Fertigung wenn sich die DDR5- und PCI-E-5.0-Entwürfe leicht skalieren lassen), aber keine zweite CPU-Produktionslinie.
Bisher hat man lediglich ein ES gesehen, das aus vier Tiles bestand. Intel fertigte bisher jedoch immer eine Vielzahl unterschiedlicher Dies pro CPU-Generation, d. h. es wäre denkbar, dass es noch ein anderes Tile gibt **), das für die Kombination von nur zwei Tiles pro CPU vorgesehen ist und dementsprechend bspw. die doppelte Zahl an PCIe- und DDR5-Controllern pro Tile enthält.
Maximal 20 vollständige Kerne erscheinen mit einem Blick auf das Die-Shot in dem bekannten Tile nicht wahrscheinlich, eher 15 - 18 Kerne. Und gäbe es dieses von mir spekulierte Zweit-Tile für Dual-Die-CPUs nicht, würde das hier bedeuten, dass sich die 20 Kerne auf 4 Tiles verteilen, also nur 5 aktive Kerne pro Tile, was auch bzgl. des L3 viel Spielraum lässt, zumal auch hier unklar ist, ob ein Teil des L3 in einem Viererchip deaktiviert ist, d. h. man weiß noch nicht einmal ob die 75 MiB den Vollausbau darstellen und wenn doch, dann wovon? Von einer 4-Tile- oder von einer 2-Tile-Variante? (Wenn das 1x75 MiB korrekt ausgelesen wurde.)
Selbst wenn man aktuell nur ein 15-Kern-Tile annimmt, wäre es bei einer zwanghaften Viererkombination für Intel problematisch kleinere Xeon's damit anzubieten, weil man viel zu viel (pro Tile) abschalten müsste. Ich halte es daher für recht wahrscheinlich, dass es noch ein angepasstes Tile mit mehr I/O-Logik und dafür weniger Kernen gibt, vielleicht nur 10 Kernen?
Viele Fragezeichen ...
*) Der einzige plausible Grund, der gegen ein zweites Tile sprechen könnte, wäre, dass Intel gar nicht vor hat zu kleine Xeon's auf Basis von Sapphire Rapids SP herauszubringen, was aktuell ebensowenig ausgeschlossen werden kann, da Intel bisher von einer parallelen Fortführung der aktuellsten letzten beiden Xeon-Generationen spricht. Vielleicht wird Sapphire Rapids nur auf große Server-CPUs abzielen? Die W's und X'e könnte man dann mit dem einen Tile dennoch realisieren, indem man der Workstation/HEDT-Plattform (letzten Endes die gleiche Plattform) die Speicherkanäle und PCIe-Lanes zurechtstuzt. (Bspw. 8-Kern-CPUs wären damit aber dennoch eine "Verschwendung" und von 8-Kern-Servern gar nicht zu reden
**) Mit einem, zusätzlichen, zweiten Tile wäre Intel hier dennoch effizienter unterwegs als in der Vergangenheit, wo es beim Xeon immer mindestens drei separate Dies gab.
***) Interessant aber, wenn korrekt ausgelesen: Der L1 gleicht Willow Cove in der Größe, der L2 wurde noch ein weiteres Mal beträchtlich vergrößert, hier nun 2,0 MiB anstatt 1,25 MiB wie bei Willow Cove. Abzuwarten bleibt jedoch ob das eine serverspezifische Erweiterung ist oder ob das eine generelle Eigenschaft von Golden Cove ist.
****) Ergäneznd zur L3-Größe des Golden Cove in Sapphire Rapids:
Wenn die Größenverhältnisse zwischen L1I, L2 und L3 gleich bleiben und sich am L3-Aufbau in 10nm ESF nichts realtiv dazu verändert hat, sollte ein Golden Cove Kern hier vermutlich 2,25 bis 2,50 MiB L3 umfassen. Der flächentechnisch und verhältnismäßig errechnete Wert liegt leider genau dazwischen bei etwa 2,35 MiB, vielleicht ist der aber wirklich derart ähnlich "krum"? (Cooper Lake verwendet bspw. 1,375 MiB, Ice Lake 1,50 MiB.)