Intel-Fertigung erwartet 30 bis 50 Prozent mehr Transistoren pro Fläche, zehnmal höhere Dichte beim Interconnect
Auf dem diesjährigen IEDM hat Intel die Weiterentwicklung der eigenen Fertigung umrissen. Durch gestapelte 3D-Transistoren erwartet das Unternehmen einen um 30 bis 50 Prozent gestiegene Transistordichte. Außerdem sollen bald mehr als zehnmal so viele Interconnects möglich werden wie noch in der aktuellen Fertigung.
Pünktlich zur 67. Ausgabe der Fachkonferenz IEDM hat Intel die Zukunft der eigenen Fertigung skizziert und dabei einige Prognosen aufgestellt. Nach 2025 soll sich demnach durch die Einführung von gestapelten 3D-Transistoren, auch als Nanoribbon oder GAAFET (Gate-All-Around-FET) bekannt, die Transistor-Dichte um weitere 30 bis 50 Prozent erhöhen.
Zusammen mit Verbesserungen auf anderen Gebieten soll das Mooresches Gesetz somit auch dann noch eingehalten werden. Für die weitere Zukunft, also für Sub-Nanometer-Prozesse, forscht Intel zudem am Einsatz neuer Materialien, um die Transistoren dann noch weiter verkleinern zu können. Bei zukünftigen DRAM-Produkten wird das Unternehmen etwas konkreter: Hier sollen in Zukunft ferromagnetische Materialien zum Einsatz kommen.
Nicht nur Transistoren im Fokus
Wesentlich mehr Änderungen als bei der Transistor-Skalierung erwartet Intel hingegen beim Packaging, das bei dem Unternehmen in den letzten Jahren stark im Fokus stand. Hier soll die neue Technik Foveros Direct für die Zukunft eine mehr als zehnmal höhere Kontaktdichte ermöglichen, wodurch sich mehr Möglichkeiten bei der Kombination von verschiedenen Chips auf dem selben Package ergeben dürften.
Quelle: Intel
Intels Fertigung hat viele Pläne für die Zukunft.
Auch beim Power-Management der eigenen Chips sollen neue Fertigungsprozesse helfen. Hier hebt Intel die erstmalige Integration von GaN-Transistoren auf Silizium-Wafern hervor. Dadurch sollen die für Leistungselektronik-Schaltungen guten Eigenschaften von GaN-Halbleitern mit den für Rechenschaltungen wichtigen Eigenschaften von Silizium verbunden werden. Hier werden leider keine konkreten Zahlenwerte geliefert, doch im Raum stehen Effizienz-Verbesserungen und eine Reduktion der notwendigen Bauteile auf dem Mainboard.
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Zuletzt hat Intel außerdem noch die Wichtigkeit der Quantenforschung hervorgehoben, mit der sich Unternehmen momentan befasst. Hier stehen derzeit sowohl siliziumbasierten Lösungen als auch solchen auf Basis von winzigen Magneten im Raum. Diese sollen wohl die bisherige, rein elektrische Datenverarbeitung ersetzen. Konkrete Details bleibt Intel hier aber leider schuldig.
Quelle: Intel
Durch gestapelte 3D-Transistoren will Intel den Flächenverbrauch weiter reduzieren.
Quelle: Intel via Business Wire
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Man will die immer kleineren Interconnects, um im Nahbereich/zwischen sich berührenden Chips Anbindungen mit geringem Energieverbrauch hinzubekommen. Bislang sind so leistungsfähige Interfaces nicht nur eine technisches oder ein Latenzproblem, sondern vor allem auch ein energetisches. Z.B. AMDs IF viermal so breit auszulegen, wäre keine Schwierigkeit, aber bereits in seiner heutigen Form trägt es ordentlich zum Stromverbrauch der Chips bei und bei einer weiteren Skalierung muss man aufpassen, dass die Kosten nicht den Nutzen übersteigen. Intel dagegen scheint bei Sapphire Rapids via EMIB eine Lösung gefunden zu haben, um die bisherigen Chip-internen Kommunikationsmethoden beinahe unverändert von einem Stück Silizium aufs andere zu routen.