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Intel-Fertigung erwartet 30 bis 50 Prozent mehr Transistoren pro Fläche, zehnmal höhere Dichte beim Interconnect Auf dem diesjährigen IEDM hat Intel die Weiterentwicklung der eigenen Fertigung umrissen. Durch gestapelte 3D-Transistoren erwartet das Unternehmen einen um 30 bis 50 Prozent gestiegene Transistordichte. Außerdem sollen bald mehr als zehnmal so viele Interconnects möglich werden wie noch in der aktuellen Fertigung.

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Intel-Fertigung erwartet 30 bis 50 Prozent mehr Transistoren pro Fläche, zehnmal höhere Dichte beim Interconnect
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[Quelle: Intel]

https://www.pcgameshardware.de/CPU-CPU-154106/News/Intel-Fertigung-Transistor-30-50-Prozent-Interconnect-Dichte-1385443/galerie/3410779/
[28/06/2020] Durch gestapelte 3D-Transistoren will Intel den Flächenverbrauch weiter reduzieren.

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