Clearwater Forest: Intel nennt Details zum E-Kern-Xeon
Auf der Hot-Chips-Konferenz 2025 hat Intel weitere Einblicke in Clearwater Forest gegeben, der für 2026 erwartet wird. Die kommenden Prozessoren versprechen ein IPC-Plus von 17 Prozent; die maximale Kernzahl bleibt indes bei 288 Stück stehen.
Vom 26. bis zum 28. August 2025 findet die diesjährige Ausgabe der Hot-Chips-Konferenz statt, auf der CPU-Hersteller einen Ausblick auf die Änderungen der kommenden Generationen geben. Natürlich ist auch das kriselnde US-Unternehmen Intel mit an Bord, das nähere Details zur Server-Serie rund um "Clearwater Forest" gegeben hat.
Reiner E-Kerner mit 18A-Fertigung
Im Hinblick auf Serverprozessoren bietet Intel bereits seit Jahren zwei Varianten an: Wahlweise werden die CPUs ausschließlich mit Performance-Kernen oder Effizienz-Kernen bestückt. Clearwater Forest gehört zur letztgenannten Variante, die im Kalenderjahr 2026 auf den Markt kommen soll.
Als Fertigung kommt für die Kerne Intels hauseigener 18A-Prozess zum Einsatz, der seinen Status als Hoffnungsträger allerdings mittlerweile verloren hat. Die Vorteile gegenüber den Vorgängern will man sich beim Unternehmen dennoch nicht entgehen lassen.
- So setzt Clearwater Forest auf Cluster mit vier Kernen - Intel nennt das schlicht ein Modul -, die auf 4 MiB Unified L2-Cache zurückgreifen. Dem Cache selbst wird mit 400 GB/s eine Verdopplung des Durchsatzes nachgesagt.
- Bei den Instructions per Cycle (IPC) nennt Intel hingegen ein Plus von rund 17 Prozent. Die Prognose fußt auf Basis der SpecIntRate 2017.
288 Kerne wieder als Maximum
Den Skizzen zufolge besteht bei Clearwater Forest ein Chiplet aus sechs Modulen, also insgesamt 24 Kernen auf Darkmont-Basis. Mit zwölf solcher Chiplets gelangt Intel wiederum zum Maximum von 288 Kernen, das auch schon bei Sierra Forest die Obergrenze bildet.
- Im Gegensatz zur Vorgängergeneration wird das Chiplet-Dutzend allerdings auf drei Tiles in Intel-3-Fertigung verteilt - in diesem Szenario verfügt ein einzelner Compute-Tile über 96 Kerne.
- Hinzu kommen zwei weitere I/O-Tiles, die auf den Intel-7-Prozess setzen. Hier sind unter anderem das Routing des Fabric-Interconnects oder PCIe-Controller zu finden.
Insgesamt arbeitet Clearwater Forest also mit 17 Tiles auf Basis von gleich drei verschiedenen Fertigungen.
Kompatibel zu Xeon 6
Intel sichert bei Clearwater Forest die Kompatibilität zur aktuellen Generation rund um die Xeon-6-Serie zu. Angesichts dessen ist die Belegung der Speicherkanäle nachvollziehbar: Hier bleibt es weiterhin bei zwölf Stück sowie 96 PCIe-5.0-Lanes. Bei der Transferrate spricht Intel indes von DDR5-8000 als Maximum.
- Ebenfalls spannend wird die 2P-Konfiguration sein, die Intel im Zuge von Clearwater Forest nennt. So sollen hier 576 Kerne stecken, was schlicht auf die zweifache Maximalkonfiguration mit jeweils 288 Kernen hinausläuft.
- Der Clou: Intel spricht von 1.152 MiB LLC (Last Level Cache), was zumindest beim Xeon-Hersteller mit Ausnahme der wenig erfolgreichen Max-Prozessoren einen neuen Spitzenwert bedeutet. Von diesen Werten ausgehend dürften also 192 MiB Cache pro Tile in Clearwater Forest stecken.
Ein Schelm wer sich jetzt was böses denkt. So in etwa das hier schon im Konferenznamen eine der grundlegenden Eigenschaften der dort vorgestellten Produkte ersichtlich ist.
Im Falle von Clearwater-Forest ist es physisch eigentlich ganz einfach: Je 4 Compute-Tiles (Intel 18A) auf einen Base-Tile (Intel 3), drei Base-Tiles und zwei I/O-Tiles (Intel 7) aufs Substrat. Die Verbindung innerhalb der Stacks erfolgt direkt, ähnlich wie bei TSMCs CoW(oS), das AMD für V-Cache nutzt. Die Base- und I/O-Tiles untereinander werden mit EMIB verbunden, was schlichtweg Standard bei großen Xeons ist. (Die größeren/gröberen Tiles der XCC von SPR und EMR sowie sämtliche GRR und SFR werden mittels EMIB verbunden. Die I/O-Tiles werden zwecks Upgrade-Kompatibilität sogar direkt von letzteren übernommen.) Im Desktop kennen gut informierte die Technik noch von der Radeon-HBM-Verbindung in Kaby Lake G – das ist Stand 2017. Die Kombination mit Stapeltechnik hatte 2021 mit Lakefield ihren Pipe-Cleaner.
Feinere Unterteilungen finden sich dann innerhalb der Compute-Tiles als logische Strukturen auf den einzelnen Chips: Genau wie bei Arrow Lake (von dem scheinbar die Architektur übernommen wurde) bilden vier E-Kerne einen Cluster mit gemeinsamen L2-Cache. Sechs derartige Cluster wiederum füllen einen Compute-Tile. Ich schätze mal, die Verbindung untereinander und zu D2D-Interfaces übernimmt ein simpler Ring-Bus. So etwas auf anderes Silizium zu bridgen, einschließlich L3-Zugriffen wie hier, ist seit SPR-XCC etablierter Standard. (Vorgestellt 2021. Verfügbar ... etwas später^^)
Die Kerne werden in 18A gefertigt, als Modul?
6 Module werden dann jeweils "geklebt" als Chiplet?
4 Chiplets (N3) werden dann auf ein Tile "geklebt"
3 solcher Tiles und 2 I/O Tiles (N7)werden dann zu einer CPU "geklebt"
Wird das in der Form auch schon aktuell gemacht? Ich dachte immer, dass ein Chiplet die kleinste Größe bilden würde; wie teuer ist sowas denn dann in der Herstellung? Das sind ja schon dutzende Fertigungsschritte zusätzlich.