Diamantgerüst: Neue Kühlstruktur soll gestapelte Halbleiter-Chips auf Temperatur halten
Die Universität Stanford hat einen neuen Aufbau zur Kühlung von gestapelten Halbleitern präsentiert. Ein Gerüst aus Diamant soll die Temperatur der einzelnen Chips drastisch reduzieren können.
Es besteht wohl kein Zweifel daran, dass der Einsatz von Chiplets in Zukunft immer weiter zunehmen wird. Die großen Foundries investieren Unsummen in diesen Bereich. Gleichzeitig kommen nebeneinanderliegende Chiplets im Desktop-Markt bereits in den Prozessoren beider Hersteller und in AMDs Radeon-Grafikkarten zum Einsatz. Doch bald dürfte es immer öfter auch darum gehen, Chips übereinander zu stapeln. AMD hat das mit den X3D-Prozessoren bereits vorgemacht und Cache über beziehungsweise unter einem Rechenchip platziert.
Den Stapel kühlen
Auch das dürfte aber nur der erste Schritt sein. Bald werden vermutlich auch drei oder mehr Chips übereinander liegen, um von kurzen Signalwegen zu profitieren und gleichzeitig die Package-Größe zu reduzieren. Schon die ersten beiden X3D-Generationen von AMD haben aber gezeigt, dass das die Kühlung des untenliegenden Chips erschwert. Mit zunehmend höheren Stapeln, in denen möglicherweise sogar mehrere Rechenchips vorkommen, dürfte dieses Problem drastisch zunehmen.
Quelle: Stanford University
Das Kühlgerüst soll insbesondere bei mehrfach gestapelten Chips sinnvoll sein, um die Wärmeabführung zu verbessern.
Aus diesem Grund wird nach Lösungen geforscht, um den Temperaturanstieg im Rahmen zu halten. In diesem Zusammenhang hat die Universität Stanford auf der IEDM 2024 einen neuen Aufbau präsentiert. Demnach könnten gestapelte Chips durch ein Diamantgerüst verbunden und die Temperaturen dadurch reduziert werden.
Das Gerüst hat dabei zwei unterschiedliche Bausteine: Einerseits soll Wärme in Ebenen zwischen den Chips horizontal verteilt werden, um die Temperatur auszugleichen. Und andererseits sollen es vertikale Ableitpfade zwischen oder auch durch die Chips ermöglichen, Hotspots zusätzlich zu entlasten. Als Material nutzte die Universität dabei in beiden Fällen polykristallinen Diamant. Dieser hat eine sehr hohe Wärmeleitfähigkeit, beeinflusst aber gleichzeitig die umliegenden, elektrischen Leitung kaum. Zudem lässt er sich mit dem gängigen Halbleiterprozess PECVD - der plasmaunterstützten chemischen Gasphasenabscheidung - herstellen.
Quelle: Stanford University
Temperaturanstieg eines Chip-Stapels bei verschiedenen Hotspot-Größen. Mit dem Diamantgerüst soll der Anstieg zwar immer noch deutlich, aber zumindest verkraftbar sein.
Passend zum Thema: [PLUS] PCGH-Wissen: Materialien und Prozesse der Halbleiter-Fertigung
Ein auf Basis der Messdaten erstelltes Modell in der FEM-Simulationssoftware Comsol spricht dabei dafür, dass sich die Temperaturen in einem simulierten KI-Beschleuniger mit 15 gestapelten Chips und einer Leistungsdichte von 1,3 kW/m² durch das Diamantgerüst drastisch reduzieren. Je nach Ausgestaltung wird der Temperaturanstieg durch das Stapeln um den Faktor 10 bis 11,1 und damit auf 10,3 °C bis 25,4 °C begrenzt. Damit soll ein entsprechender Chipstapel in den kühlbaren Bereich vordringen - und das bei einem Anstieg der Chipgröße um weniger als zehn Prozent ansteigen. Aktuell ist die entsprechende Forschung aber offenbar noch recht jung. Falls die Diamantgerüste in Zukunft tatsächlich von den Foundries genutzt werden, dürfte es bis dahin daher noch lange dauern.
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Quelle: Stanford University (IEDM 2024)
Bisher musste man von 2 lagen si und alu Anteil min 25% Takteinbußen hinnehmen ein Grund warum es noch keine gestapelten dgpu chips gibt. Bei cpu verbietet sich das vom design her Ansonsten wäre ein zen5 chip bei nur 3,9ghz mit n3 dann auf 4,4ghz
Die 3d packaging ist bei cpu möglich siehe intel foveros Technik hier kommt zugute da der base die wärmeleitend ist und der Taktverlust gering ist dürfte dem n3 node 15% sein.
Womit damit auch ab a12 node was so 2032 sein wird das in chips umgesetzt wird. zuerst in gpu wo die Masse an alu mehr Takt braucht.
Das Problem des cpu limits löst das aber nur bedingt mit n3 Steigt der Takt auf 6,0ghz mit n2 auf 6,5ghz und a18 auf 7,9ghz danach kommt man in Takt Wände durch die wärme Entwicklung das kann also das Problem lösen womit mit a12 dann 9,0ghz und spätestens danach a10 node die 10ghz erreicht werden.
Und das ist noch ohne neuen Halbleiter oder einen anorganischen substrat das bringt nochmal bis zu 50% mehr Takt.
bei cpu bringt eine Verkleinerung fasst nix mehr bei gpu ist das etwas anders da dort das Si definitiv kleiner werden muss und das geht nur mit einen anorganischen substrat erst dann werden gpu über die 4,0ghz marke kommen
Am ende bringt das am pc nur bei Speicherzellen was und bei mcm gpu.
Bei cpu muss was an der ipc getan werden die fpu in den cpu muss schneller werden Takt wäre der einfache Weg, mehr Speichertakt eben aber man kann auch die mit mehr fpu Einheiten schaffen.
Das ganze Chip-Cluster wurde bislang nicht gefertigt, sondern nur ein Testaufbau, um das Konzept auszuprobieren. Daher kommen auch die Mikroskopaufnahmen im Aufmacher. Z.B. die "Zapfen" in Abbildung b sind aus Diamant - sprich Kohlenstoff, der per PECVD aufgebracht wurde und dadurch das Kristallgitter bildet.
Die Annahmen für den ganzen Chip-Stapel sind hingegen auf Basis von Messdaten der Testfertigung simuliert.
Und noch zu den Kosten: Das wurde nicht verraten. Das ist noch frühe Forschung an einer Universität, deshalb wird das akut auch keine allzu große Rolle spielen
Was sind die geschätzten Kosten pro Chip?
Fehlt mir ein wenig die Informationstiefe zu der an sich interessanten Meldung.