Zen 6: Ryzen X mit 6, 8, 10, 12, 16, 20 und 24 Prozessorkernen
Einmal mehr machen spannende Gerüchte zu AMDs kommender Zen-6-Mikroarchitektur ("Morpheus") und darauf basierenden Desktop-Prozessoren der Serie Ryzen X/10000 ("Olympic Ridge") die Runde und liefern weitere spannende Details.
Einmal mehr machen äußerst spannende Gerüchte zu AMDs für Ende 2026 geplanten Mikroarchitektur Zen 6 alias "Morpheus" sowie darauf basierenden Desktop-CPUs aus der Serie Ryzen X - oder Ryzen 10000 - alias "Olympic Ridge" die Runde, die von dem für gewöhnlich bestens informierten HXL (@9550pro) geteilt worden sind. Für die Leserschaft von PCGH sind das allerdings keine gänzlich neuen Informationen, wenngleich sie jetzt noch einmal etwas mehr ins Detail gehen. Erstmals ist durchgesickert, wie viele Prozessorkerne die Modelle bieten sollen.
Wie bereits zuvor mehrfach berichtet, soll ein CCD ("Core Complex Die") für Ryzen X zukünftig bis zu 12 Zen-6-Prozessorkerne und bis zu 48 MiByte klassischen L3-Cache beherrbergen, sodass selbst ohne 3D V-Cache bis zu 96 MiByte L3-Zwisschenspeicher für bis zu 24 Zen-6-Prozessorkerne zur Verfügung stehen sollen. Darauf basierend soll es wie gehabt Modelle mit einem oder zwei CCDs geben, welche die nachfolgenden Konfigurationen an Zen-6-Prozessorkernen bieten werden, so @9550pro via X.
- 6 Zen-6-Prozessorkerne auf einem CCD
- 8 Zen-6-Prozessorkerne auf einem CCD
- 10 Zen-6-Prozessorkerne auf einem CCD
- 12 Zen-6-Prozessorkerne auf einem CCD
- 16 Zen-6-Prozesoorkerne auf zwei CCDs (8+8)
- 20 Zen-6-Prozessorkerne auf zwei CCDs (10+10)
- 24 Zen-6-Prozessorkerne auf zwei CCDs (12+12)
Das Ganze soll auch dank der 2-Nanometer-Fertigung ("TSMC N2") auf einer Chipfläche von nur 76 mm² realisiert werden, was weniger wäre, als zu Zeiten eines Zen-2-CCDs mit seinen zweimal vier Prozessorkernen. Viele Transistoren auf engstem Raum also. Der I/O-Die wird voraussichtlich 3 nm ("TSMC N3P") gefertigt.
Ryzen X soll bis zu 12 Zen-6-Prozessorkerne sowie 48 MiByte klassischen L3-Cache pro CCD ("Core Complex Die") möglich machen, welche von 96 MiByte anstatt wie bisher 64 MiByte gestapelten 3D V-Cache ergänzt werden. Da Ryzen X bei den Prozessorkernen bis auf 24 Zen-6-Cores ausgebaut werden soll, kommen dementsprechend zwei CCDs mit doppeltem L3-Cache zum Einsatz.
| Ryzen 9000 Ryzen 9000X3D |
Ryzen X/10000 Ryzen X3D/10000X3D* |
|
|---|---|---|
| Codename | Granite Ridge Granite Ridge-X |
Olympic Ridge Olympic Ridge-X |
| Mikroarchitektur | Zen 5 (Nirvana) | Zen 6 (Morpheus) |
| Prozessorkerne pro CCD | 6 bis 8 | 6 bis 12 |
| Prozessorkerne insgesamt | 6 bis 16 | 6 bis 24 |
| L3-Cache pro CCD | 16 bis 32 MiByte | 24 bis 48 MiByte |
| L3-Cache insgesamt | 32 bis 64 MiByte** | 48 bis 96 MiByte** |
| 3D V-Cache | 64 MiByte (1 CCD) | 96 MiByte (1 CCD), 192 MiByte (2 CCD) |
| L3-Cache mit 3D V-Cache | 96 bis 128 MiByte*** | 144 MiByte (1 CCD), 288 MiByte (2 CCD)*** |
*) nicht offiziell bestätigt. **) ohne 3D V-Cache. ***) mit 3D V-Cache.
Das bedeutet, dass ein Ryzen X mit 12 Zen-6-Prozessorkernen insgesamt 144 MiByte L3-Cache auf einem CCD bietet, während ein Modell mit 24 Zen-6-Recheneinheiten hingegen auf zwei CCDs mit 288 MiByte L3-Cache an den Start geht. Neben dem zukünftig möglicherweise in zwei Lagen gestapelten 3D V-Cache soll auch der klassische L3-Cache mit Zen 6 von aktuell 32 auf 48 MiByte anwachsen.
Erste CPUs auf Basis von Zen 6 ("Morpheus") und Zen 6c ("Monarch") könnten spät im 3. Quartal 2026 erscheinen und ab dem 4. Quartal 2026 in größeren Stückzahlen den Markt erreichen, so der aktuelle Informationsstand in der Gerüchteküche. Wobei voraussichtlich Epyc 9006 ("Venice") den Anfang machen wird, während die Prozessoren im Consumer-Segment Ende 2026/Anfang 2027 folgen.
Gesichert ist inzwischen, dass die neuen Zen-6-Prozessoren weiterhin im altbekannten Sockel AM5 ("LGA-1718") ihren Platz finden und DDR5-Arbeitsspeicher sowie PCIe 5.0 unterstützen werden. Extrem hohe Taktfrequenzen von bis zu 7 GHz sind bislang reine Spekulation.
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Quelle: @9550pro
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Vielmehr Ersatz von Büro Arbeitskräften, durch Serverplätze.
Zeitersparnisse in Forschung und Entwicklung, Personaleinsparungen im selben Bereich.
Im medizinischen Bereichen tut sich auch einiges.
das Problem kann nur durch Kapazitätserweiterung gelöst werden - das dauert 2-3 Jahre, wenn es überhaupt Priorität hat bei den Hersteller - was ich bezweifle da gerade extreme Gewinne gefahren werden können ohne mehr Kosten.
Ich denke der Mittelweg wird stattfinden, also die Kapazitäten werden erweitert, aber dennoch werden die Preise vorerst relativ hoch bleiben.
Ab einer gewissen Zahl von Kernen muss man zwangsläufig darüber nachdenken wie man den Cache anbindet und Mesh wird zunehmend alternativlos, mit all seinen Nachteilen.
Bin mal gespannt, wenn die Teile erscheinen, was die an Strom verbraten, und was die Tests hier bei PCGH uns verdeutlichen werden.
Ab Werk wird es das aber nicht bei 24 Kernen geben.
das Problem kann nur durch Kapazitätserweiterung gelöst werden - das dauert 2-3 Jahre, wenn es überhaupt Priorität hat bei den Hersteller - was ich bezweifle da gerade extreme Gewinne gefahren werden können ohne mehr Kosten.
Außer natürlich man bedenkt eventuelle Absprachen.
wirtschaftlicher und finanzieller Unsinn
so schlecht kann und darf die Fertigung doch gar nicht sein
oder habe ich was von neuerdings mehreren Chipkonstruktionen überlesen?
Man hat z.B. Chips für 100€ Kosten, alle 500€ Zahlkunden sind abgegrast, warum dann nicht den Chip beschränken und für 400€ verkaufen, weiter beschränken und für 300€... .
Insgesamt verkauft man mehr mit mehr Gewinn.
Woanders passiert das auch, der fast gleiche Motor wird von VW auch in verschiedenen Leistungsstufen verkauft.
wirtschaftlicher und finanzieller Unsinn
Das wäre dann im Prinzip das Gleiche, beide Male ist der halbe CCD deaktiviert
wirtschaftlicher und finanzieller Unsinn
so schlecht kann und darf die Fertigung doch gar nicht sein
oder habe ich was von neuerdings mehreren Chipkonstruktionen überlesen?