Ryzen 9 9950X3D2: AMD bestätigt die Monster-CPU offiziell
AMD hat offiziell bekannt gegeben, dass der Ryzen 9 9950X3D2 mit zwei X3D-Chiplets tatsächlich Realität wird. Im Rahmen der CES 2026 hat das Unternehmen die Existenz der Monster-CPU mit gleich zwei CCDs mit 3D V-Cache bestätigt.
AMD hat jetzt offiziell bekannt gegeben, was Benchmarks bereits zuvor verraten hatten: Der AMD Ryzen 9 9950X3D2 mit gleich zwei CCDs ("Core Complex Dies") mit gestampeltem 3D V-Cache wird tatsächlich Realität. Im Rahmen der CES 2026, welche noch bis zum 9. Januar in Las Vegas stattfinden wird, bestätigte das Unternehmen jetzt gegenüber Medienvertretern, die Existenz der "Monster-CPU". Über AMDs Medienportal lies sich bereits ein erstes Pressefoto der Zen-5-CPU finden.
Quelle: AMD
Quelle: AMD
Die Bestätigung des Ryzen 9 9950X3D2 mit insgesamt 192 MiByte L3-Cache und das Pressefoto, welches einen Zen-5-Prozessor mit zwei CPU-Chiplets sowie doppeltem 3D V-Cache zeigen könnte, wurden von ComputerBase veröffentlicht. Wie die Website schreibt, wurde das neue Flaggschiff in kleiner Runde bestätigt.
AMD habe den Journalisten gesagt "Stay tuned!", doch inoffiziell war wohl schon mehr zu erfahren. Sonst hätte die Website wohl mit Sicherheit nicht getitelt: "X3D² bestätigt: Der AMD Ryzen 9 9950X3D2 mit doppeltem 3D V-Cache kommt!". Demnach dürfte es schon bald weitere Informationen geben, heißt es weiter.
16 Zen-5-Prozessorkerne und 192 MiByte L3-Cache
Der riesige Level-3-Zwischenspeicher setzt sich wie erwartet aus 2 × 32 MiByte klassischem L3-Cache sowie 2 × 64 MiByte 3D V-Cache zusammen und kommt so insgesamt auf insgesamt 192 MiByte bzw. 96 MiByte pro CCD ("Core Complex Die"), wobei erstmals beide Compute-Chiplets über einen unter dem CCD "gestapelten" Zusatzspeicher verfügen, wie die Datenbank von PassMark bestätigt hatte.
| Prozessorkerne | Taktfrequenz | L2-Cache (3D V-Cache) | TDP | |
|---|---|---|---|---|
| AMD Ryzen 9 9950X3D2 | 16 × Zen 5 | Bis zu 5,6 GHz | 192 MiByte (128 MiByte) | 200 Watt |
| AMD Ryzen 9 9950X3D | 16 × Zen 5 | Bis zu 5,7 GHz | 128 MiByte (64 MiByte) | 170 Watt |
| AMD Ryzen 9 9900X3D | 12 × Zen 5 | Bis zu 5,5 GHz | 128 MiByte (64 MiByte) | 120 Watt |
| AMD Ryzen 7 9850X3D | 8 × Zen 5 | Bis zu 5,6 GHz | 96 MiByte (64 MiByte) | 120 Watt |
| AMD Ryzen 7 9800X3D | 8 × Zen 5 | Bis zu 5,2 GHz | 96 MiByte (64 MiByte) | 120 Watt |
AMD könnte mit einem Ryzen 9 9950X3D2 seine Spitzenposition weiter ausbauen und die Zeit bis zum Release der Ryzen X ("Olympic Ridge") mit Zen 6 ("Morpheus") überbrücken, die wohl nicht vor Ende 2026 zu erwarten sein dürften.
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Quelle: ComputerBase
Das wurde in der Vergangenheit doch durch den AMD-Treiber in Verbindung mit der Game-Bar verhindert, nachdem (möglichst) die Threads von Prozessen, also Spiele vs. Anwendungen, auf die jeweiligen CCDs gebündelt wurden.
Wenn das künftig nicht mehr stattfinden sollte, würde ich vermuten, dass angesichts des erratischen Scheduling-Verhaltens von Windows Desktop zusammenhängende Thread-Gruppen mal auf dem einen, mal auf dem anderen CCD landen. Damit müsste aber ständig das jeweils andere Cache-Die aktualisiert oder zumindest invalidiert (und später wieder aus dem RAM nachgeladen) werden, für diese Kommunikation hauen die von dir präsentierten Inter-CCD Latenzen ordentlich rein.
So etwas dürfte bzgl. der neuen Cache-Größen auch einiges an zusätzlichem Load auf die Infinity-Fabric bringen,
die muss aber nicht nur die Cache-Synchronisation durchführen, sondern "nebenher" noch die DDR5 RAM Riegel bedienen.
Ich kann mir daher nur vorstellen, dass die Separation bzw. Affinität von Thread-Gruppen weiterhin über den AMD Chipsatz-Treiber kontrolliert wird. Es wäre aber künftig wurscht, auf welches CCD diese Thread-Gruppen dispatched werden, solange sie nur immer auf demselben CCD ausgeführt werden. Es gäbe einfach kein "falsches CCD" mehr.
Die Erkennung durch die Game-Bar könnte damit vermutlich entfallen, es reicht, dass der AMD Chipsatz-Treiber dafür sorgt, dass ein Prozess mit seinen Threads immer auf demselben CCD landet, egal, welches das ist. Damit wäre allerdings kein Mehrwert für Prozesse mit mehr als acht Threads gegeben.
Sollte das nicht so sein, dürften die von dir genannten Latenzen zuschlagen, dazu könnte sich wegen der nun wesentlich größeren Caches, die abzugleichen sind, auch noch dieser zusätzliche Synchronisations-Load auf die Infinity Fabric negativ bemerkbar machen.
Es bleibt jedenfalls spannend.
Ich denke da warte ich lieber auf den Zen 6. Da wird es Benchmarks geben und wenn der Ryzen 9 9950X3D2 weniger gut abschneidet, als ein fast High End Zen 6 CPU (meistens ist es halt so), dann habe ich alles richtig gemacht.
das gebe ich zu das hab ich Falsch veralgemeinert mit C2C aber eigentlich müsste es heißen:
CCD1 auf 3DCache von CCD2
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Das ist mein 9950X3D. Und mehr L3-Cache im zweiten CCD ändert nichts an den Latenzen, sag ich gern noch einmal dazu.
Zwischen 2 CCD gibts eine Core to Core Latency von 200 ns, begründet durch das der IF limitiert.
In Physik in der Schule wohl zu viel geschlafen