Steam Deck: Speicheranbindung wohl breiter als erwartet
Wie Twitterer Locuza festgestellt hat, fällt die Speicheranbindung des Steam Decks besser aus, als ursprünglich von Valve angegeben. Demnach gibt es vier 32 Bit breite Unified Memory Controller. Zuvor gab Valve für das Steam Deck "Dual-Channel LPDDR5" an.
Die ursprünglich von Valve für das Steam Deck kommunizierten Spezifikationen gaben Hardware-Enthusiasten Rätsel auf. So war von "Dual-Channel LPDDR5" die Rede, obwohl "Van Gogh" eigentlich vier Unified Memory Controller unterstützt. Der bekannte Hardware-Twitterer Locuza, der auch in der PCGHX Community aktiv ist, nahm zunächst an, dass vier 16 Bit breite Speicherkanäle zum Einsatz kommen. Nun allerdings stellt Valve in einer Korrektur der Spezifikationen des Switch-Konkurrenten klar: Es gibt "5.500 MT/s quad 32-Bit channels".
Dieser Aufbau würde tatsächlich zu den vier UMCs (Unified Memory Controller) passen. Mit 32 Bit, in Summe demnach 128 Bit, fällt die Anbindung jedoch doppelt so breit aus wie ursprünglich angenommen. Laut Locuza wären selbst 64-Bit LPDDR5 keine schlechte Sache gewesen - 128 Bit hingegen seien großartig. Mit Blick auf Van Gogh lässt sich zudem festhalten, dass man wie schon bei Renoir/Cezanne ein Controller-Design mit 32-Bit-Granularität nutzt anstelle der zuvor vermuteten 16 Bit.
Steam Deck: RDNA-2-GPU und Zen-2-CPU von AMD
In einem weiteren Beitrag mach Locuza noch eine interessante Rechnung auf. Demnach erhält man beim Steam Deck mehr GB/s pro Teraflop als bei sämtlichen Current-Gen-Konsolen. Konkret seien es 53,72 - 85,94 GB/s pro GPU-TFlops, bei der Xbox Series X hingegen nur 46,09 GB/s, bei der Xbos Series S 55,91 GB/s und bei der Playstation 5 43,58 GB/s per GPU TFlop.
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Ansonsten findet sich in den Spezifikationen von Valve weiterhin die Angabe, dass acht RNDA-2-Compute-Units zum Einsatz kommen. Sie takten mit 1,0 bis 1,6 GHz und erreichen eine FP32-Leistung von bis zu 1,6 TFlops. Aufseiten der CPU nennt man vier Zen-2-Kerne, acht Threads und die Frequenz von 2,4 bis 3,5 GHz. Hier betrage die FP32-Leistung bis zu 448 GFlops. Die Leistungsaufnahme der APU liege zwischen 4 und 15 Watt.
Quelle: Twitter
Weil ein Speicherkanal unter LPDDR4/5 eigentlich 16-Bit breit ist (32-Bit bei DDR5, 64-Bit bei DDR4) und Van Gogh 4x Unified-Memory-Controller besitzt (Renoir/Cezanne nur 2x).
AMD unterstützt LPDDR4X-4266-Speicher bei Renoir/Cezanne, dort spricht AMD von insgesamt vier virtuellen Speicherkanälen, mit jeweils 32-Bit:
https://www.hardwareluxx.de/images/cdn01/0043927E05144E609E0D8233DC48E5A3/img/EF365066F4B049B184EAB8E2877D9217/AMD-RyzenMobile4000-Renoir-Techday-Briefing00026_EF365066F4B049B184EAB8E2877D9217.jpg
Das heißt AMD verwendet ein Controller-Design, wo nicht jeder 16-Bit-Kanal einzeln gesteuert wird, sondern 2x-16-Bit gleichzeitig von einer Command-Queue angesprochen werden und es effektiv ein Speicherkanal ist.
Laut geleakten Roadmaps unterstützt Van Gogh nur LPDDR4/5-Speicher, entsprechend bin ich davon ausgegangen das AMD diesmal ein Controller-Design umgesetzt hat, was die eigentlich native Granularität von 16-Bit pro Kanal verwendet.
Dem ist jedoch nicht so und AMD verwendet erneut 32-Bit Granularität für LPDDR-Speicher.
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Die Dual-Channel-Angabe hat keinen Sinn ergeben, da Van Gogh über 4 UMCs verfügt und LPDDR5-Speicher verwendet.
Das wären entweder 2x 16-Bit gewesen und ein viel zu schmales Interface, wo nur 2 von 4 Unified Memory Controllern verwendet worden wären oder eben 2x 32-Bit, mit der erneuten Problematik das nur 2 von 4 UMCs ausgenutzt worden wären.
Hätte man gar über ein 64-Bit Controller Design spekuliert, dann würde wieder die gleiche Situation bei den UMCs herrschen und der Chip hätte dann eigentlich 256-Bit integriert.
Mit 64-Bit bei LPDDR5 wäre auch die Memory-Transaction-Size auf 128 Bytes angewachsen(64-Bit x 16-Prefetch = 1024-Bit (128 Bytes)), also größer als eine 64 Byte CPU Cache Line und damit mit Performanceeinbußen verbunden, so etwas hätte man nicht gebaut.