PLC statt QLC: SK Hynix macht NAND-Speicherzellen oval - und spart sich damit viel Ärger

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PLC statt QLC: SK Hynix macht NAND-Speicherzellen oval - und spart sich damit viel Ärger
Quelle: SK Hynix

SK Hynix hat einen neuen Ansatz vorgestellt, um NAND-Speicher als PLC mit fünf Bit pro Zelle zu betreiben. Möglich wird das durch eine lang gezogene Form mit Trennwand. Damit geht das Unternehmen bisherigen Problemen aus dem Weg.

Um die Speicherkapazität pro Chip zu vergrößern, konnten die einzelnen NAND-Speicherzellen früher einfach immer kleiner gemacht werden. Diese Entwicklung hat sich aber schon vor Jahren deutlich verlangsamt, deshalb gehen die Hersteller andere Wege. Einerseits wird versucht, immer mehr Speicherlagen übereinanderzustapeln. Andererseits werden in jeder Zelle immer mehr Bits untergebracht. Aktuell findet hier der Wechsel von TLC zu QLC statt, also von drei auf vier Bit pro Zelle. Und auch in Zukunft soll die Verdichtung noch weitergehen - die Hersteller haben längst PLC mit fünf Bits pro Zelle im Blick.

Oval und zweigeteilt

Allerdings verdoppelt sich mit jedem weiteren Bit die Anzahl an Zuständen, die in der Zelle unterschieden werden müssen. Bei QLC sind es noch "nur" 16, bei PLC wären es 32. Und damit wird es zunehmend schwieriger, zu messen, welcher Wert nun genau gespeichert war. SK Hynix sucht deshalb Wege, um aus der bestehenden Vorgehensweise auszubrechen. Und offenbar wurde das Unternehmen fündig: Auf der Halbleitermesse IEDM wurde ein neuer Ansatz namens Multi-Site Cell (MSC) vorgestellt, bei dem die Speicherzellen nicht mehr rund gefertigt werden, sondern oval - mit 20 Prozent mehr Länge und entsprechend weniger Breite.

Speichertechnik Abkürzung Bit pro Zelle Zustände pro Zelle
Single-Level Cell SLC 1 2
Multi-Level Cell MLC 2 4
Triple-Level Cell TLC 3 8
Quad-Level Cell QLC 4 16
Penta-Level Cell PLC 5 32
Multi-Site Cell (MSC) als PLC MSC 5 (2•)6

Dadurch lässt sich eine Trennschicht einziehen, die die Zelle in zwei Teile teilt. Pro Segment werden anschließend nur noch sechs Zustände gespeichert, die zusammen 6•6=36 Kombinationen abbilden können. Das wiederum reicht für PLC - und es verbleiben sogar noch vier Paare für eventuelle Fehlerkorrekturen.

Der alte, runde Aufbau (links) und der neue, ovale Aufbau (rechts). Quelle: SK Hynix Der alte, runde Aufbau (links) und der neue, ovale Aufbau (rechts). Mikroskop-Aufnahmen der neuen PLC-Speicherzellen. Gut erkennbar ist der zweigeteilte, lang gezogene Aufbau. Quelle: SK Hynix Mikroskop-Aufnahmen der neuen PLC-Speicherzellen. Gut erkennbar ist der zweigeteilte, lang gezogene Aufbau. Der so erreichte, größere Abstand zwischen den einzelnen Datenzuständen der Halbzellen soll laut SK Hynix mehrere Vorteile bieten. Unter anderem sorgt er für weniger Interferenzen und lässt sich schneller auslesen: Dafür sind angeblich nur maximal drei statt normalerweise sieben Messschritte notwendig. Die neuen PLC-Zellen wären dadurch sowohl schneller als auch effizienter. Und es wird von dem Unternehmen zwar nicht explizit erwähnt, womöglich könnte man hier in Zukunft aber wieder mehr Zustände pro Halbzelle speichern. Mit acht Zuständen wäre bereits HLC-Speicher mit sechs Bit pro Zelle möglich.

Durch die Zweiteilung der Speicherzellen können pro Hälfte wieder größere Spannungsabstände zum Einsatz kommen. Damit umgeht SK Hynix einige Probleme. Quelle: SK Hynix Durch die Zweiteilung der Speicherzellen können pro Hälfte wieder größere Spannungsabstände zum Einsatz kommen. Damit umgeht SK Hynix einige Probleme. Am Teilungspunkt der ovalen Speicherzellen verbiegen sich die elektrischen Felder, mit denen diese angesteuert werden. Das ist für die Ingenieure eine neue Herausforderung, denn bei perfekt runden Speicherzellen ist das nicht der Fall. Quelle: SK Hynix Am Teilungspunkt der ovalen Speicherzellen verbiegen sich die elektrischen Felder, mit denen diese angesteuert werden. Das ist für die Ingenieure eine neue Herausforderung, denn bei perfekt runden Speicherzellen ist das nicht der Fall.

Passend dazu: Kingston-Manager warnt: SSD-Preise steigen 2026 massiv an

Ob sich die neuen MSC-Zellen tatsächlich durchsetzen werden, ist laut SK Hynix allerdings bislang nicht sicher: Offenbar handelt es sich nur um einen möglichen Kandidaten. Vermutlich macht aktuell noch die Fertigung Probleme, und auch weitere Gebiete wie die Haltbarkeit müssten vor der Massenfertigung ausführlich untersucht werden. Spannend ist der Ansatz aber in jedem Fall - und er zeigt, dass mit der aktuellen QLC-Technik sicher noch nicht das Ende erreicht ist.

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Quelle: SK Hynix (IEDM 2025)

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    • Kommentare (29)

      Zur Diskussion im Forum
      • Von PCGH_Torsten Kokü-Junkie (m/w)
        Zitat von Incredible Alk
        Vielen Dank dass das mal einer erkennt und erwähnt.

        Die Technik hier ist "einfach", die vielen Zustände statt in einer Zelle zu speichern wo man bei PLC massive Schwierigkeiten hat sie dauerhaft zu unterscheiden, zwei Zellen für einen Datensatz zu verwenden die jeweils im TLC Modus verwendet werden. Das einzig "neue" (im Sinne von würde nicht sowieso gehen mit aktueller Technik) ist dabei, die beiden Zellen aus einer klassischen zu generieren die man in die Länge zieht und in der Mitte teilt.
        Soweit ich es verstehe, gibt es auch keine getrennte Ansteuerungslogik je Halbzelle. Funktional scheint es eher eine Kombination aus TLC und MirrorBit zu sein. Im Gegensatz zu "normales TLC, nur doppelt so dicht" könnte das zum Beispiel für höhere Leselatenzen sorgen.
      • Von PCGH_Torsten Kokü-Junkie (m/w)
        Zitat von Incredible Alk
        Vielen Dank dass das mal einer erkennt und erwähnt.

        Die Technik hier ist "einfach", die vielen Zustände statt in einer Zelle zu speichern wo man bei PLC massive Schwierigkeiten hat sie dauerhaft zu unterscheiden, zwei Zellen für einen Datensatz zu verwenden die jeweils im TLC Modus verwendet werden. Das einzig "neue" (im Sinne von würde nicht sowieso gehen mit aktueller Technik) ist dabei, die beiden Zellen aus einer klassischen zu generieren die man in die Länge zieht und in der Mitte teilt.
        Soweit ich es verstehe, gibt es auch keine getrennte Ansteuerungslogik je Halbzelle. Funktional scheint es eher eine Kombination aus TLC und MirrorBit zu sein. Im Gegensatz zu "normales TLC, nur doppelt so dicht" könnte das zum Beispiel für höhere Leselatenzen sorgen.
      • Von Cleriker Kokü-Junkie (m/w)
        Zitat von Majima
        Ich mache nach wie vor um QLC einen großen Bogen und bezahle dafür die Samsung-Steuer.
        Die Samsung Steuer? Die haben 2016 doch damit angefangen QLC mit den 860QVO zu pushen.
        SSDs die dann mit 90MB/s transferiert haben.

        Eine moderne Western Digital QLC fällt auf 400-600MB Transferrate. Das ist sehr brauchbar.
      • Von 7seven7
        Zitat von Majima
        Ich mache nach wie vor um QLC einen großen Bogen und bezahle dafür die Samsung-Steuer. Die Geschwindigkeiten mögen für ein Datengrab, für das man früher eine HDD genommen hätte, noch vertretbar sein, aber die Haltbarkeit ist mir ein Graus.
        Datengrab geht aber auch nur wenn diese dauerhaft im PC sonst wird es nach wenigen Monaten schwierig mit dem Datenzugriff,
        vorallem QLC ist in dieser Hinsicht nochmal schlechter als TLC.
      • Von Bl4ckR4v3n Software-Overclocker(in)
        Ich muss mich gerade etwas wundern. Wenn man anscheinend die notwendige Fläche zum Fangen der Elektronen halbieren kann, warum macht man die Zellen nicht gleich direkt kleiner?
      • Von empy Lötkolbengott/-göttin
        Zitat von Incredible Alk
        Klar. Ist ein Tradeoff zwischen "in einer großen 5 Zustände" oder "in zwei klein(er)en je 3 Zustände". Ich würde aber vermuten, dass hier tendentiell 2xTLC auch wenn die Zellen kleiner sind stark im Vorteil ist gegen PLC.
        Gut möglich, sonst würden wir darüber vermutlich nichts hören. Der Punkt war, dass das auch unter "Diskussion über Haltbarkeit und Schreibzyklen" fällt.
        Zitat von Incredible Alk
        Theoretisch nicht. Einen Wert auf mehrere Zellen zu verteilen um damit weniger Zustände pro Zelle zu benötigen ist garantiert etwas, was alle hersteller schon vor etlichen jahren durchdacht haben einfach weil es völlig naheliegend ist. Dass es bisher niemand abseits des Labors so gemacht hat zeigt nur, dass alle sich darüber einig sind, dass der höhere Flächenverbrauch bei zwei klassischen Zellen für beispielsweise je 2 bit sich nicht ohnt gegenüber einer einzelnen Zelle mit 4 bit drin. Ob das jetzt bei 3 und 5(+EC) Bits anders ist insbesondere wenn man die Zellen wie hier physisch abwandelt statt einfach zwei normale nebeneinander zu nehmen muss sich rausstellen.
        Naja, es ist eher der nächste logische Schritt, wenn man das Maximum an Zuständen pro Zelle ausgereizt hat, zu schauen, ob man irgendwo zwischen Zellengröße und Zuständen pro Zelle einen Sweetspot findet. Inwiefern man die vier von 36 möglichen Zuständen für irgendeine Form von EC nutzen kann, wird sich eher auch noch zeigen müssen. Am ehesten könnte man den Verschnitt vielleicht nutzen, indem man mehrere Zellen zusammenbindet und eine Umsetzung zwischen Hexal und Binär macht. Zugegriffen wird ja eh Blockweise, dann könnte man einen 512-B-Block mit 793 (Doppel-)Zellen realisieren statt 820. Aber vielleicht lässt man den Verschnitt auch einfach fallen und die nächste Generation ist einfach glattes "HLC".
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