Nvidia Blackwell soll angeblich in 3 nm 2024 kommen [Bericht]

Der aktuelle THW RNDA3 Deep Dive spricht hier von 28,1 + 8,2 Mrd. Transistoren, hier gar konsistent in der Vergleichstabelle als auch im Text selbst. Möglicherweise ist das aber auch ein Fehler? Jedenfalls wiederspricht man sich bzgl. den Vergleichswerten i. V. zur Angabe von AMD, denn das Navi31-Beispiel summiert sich zu AMDs-Angaben auf, dagegen das Navi32-Beispiel nicht.
Was aber ebenso zu möglichen Unstimmigkeiten führt ... rechnet man den Navi32-GCD mit nur um die resultierenden 19,9 Mrd. Transistoren würde sowohl dessen Logikdichte (um 1/3) als auch die Transistorzahl pro CU (gemittelt) drastisch abfallen i. V. z. Navi31-Design. AMD könnte es natürlich bewusst so implementiert haben, aber warum sollten sie unnötig Wafer-Fläche verschwenden, erst recht bei ihren eher knappen Kapazitäten und dann noch dem teueren 5nm-Prozess? Vielleicht waren sie der Meinung, dass sie die beträchtliche Abwärme von einem 131 mm2-Chip nicht sinnvoll hätten abführen können? Leider werden die kleineren Designs bzgl. Analysen etwas vernachlässigt, ein DieShot wäre bspw. interessant, jedoch wenn die Transistordichte signifikant abweicht, möglicherweise auch nur bedingt hilfreich. Am Ende bleibt selbst die Möglichkeit, dass AMD falsch kommuniziert hat und diesen falschen Wert auf die Webseite packte (wäre nicht das erste Mal), ist aber vermutlich dann doch eher der unwahrscheinlichere Fall.
Ist schlussendlich schwer zu bewerten. Wenn aber das gesamte Navi32-Design im Vollausbau mit so viel weniger Transistoren auskommt (wie viel mehr benötigen mittlerweile nVidia's aktuellste Tensor- und RT-Cores bspw.?) , warum benötigt das AMD-Design dann genau so viel Energie für in etwa grob vergleichbare Fps wie das nVidia-Design obwohl es deutlich weniger Transistoren hat und auch noch deutlich niedriger taktet? Schlägt das MCM-Design derart heftig auf der PowerBudget? Oder ist die Architektur im Vergleich derart ineffizient oder eine Kombination aus beidem oder werden bei klassischem Rasterizer-Workload am Ende grob vergleichbar viele Transistoren in beiden Desigs aktiviert, sprich im nVidia-Design liegen größere Mengen brach, wenn nicht Spezialfunktionalität genutzt wird?

Zum "Edit", danke jedenfalls für den Hinweis.

Zum "Edit2", das ist jedoch alleine schon aufgrund des MCM-Designs nicht direkt vergleichbar, da bspw. nun doppelt (auf jeder Seite) zusätzlich ein Infinity Link implementiert werden muss (insg. acht). Zudem könnte man vermuten, dann bspw. für die 128 MiB L3$ bei der alten 6800XT um die 6,5 Mrd. Transitoren rauszurechnen, hinzu kämen bspw. noch die Speichercontroller (zumindest die Hälfte, wenn man den Rest stellvertretend für die IF-Links im GCD mitrechnet), d. h. die RDNA3-Architetur würde unter Aufwendung der grob gleichen Transistorzahl nicht nennenswert mehr leisten als RDNA2, wäre also nur effizienter, zumindest relativ zum alten AMD-Portfolio? Zudem, wenn man noch berücksichtigt, dass RDNA3 auch noch höher taktet.
Zusätzlich zu berücksichtigen wäre aber auch, dass RDNA3's Display- und Vide-Engine vermutlich ein wenig komplexer ausfallen dürfte als die in RDNA2, ist aber erneut die Frage wie viel das ausmacht. Am Ende ... zu viele Variablen.