PCI-Express erklärt: Praxis und Zukunft

PCI-Express-Quellen: CPU und I/O-Hub

Formell sind I/O-Hubs (bei Intel PCH - Platform Controller Hub genannt) also PCI-E-Switches (nebst zusätzlich integrierten Controllern, versteht sich), die ihrerseits über PCI-Express (AMD-Plattformen) oder dem PCI-Express-basierten DMI (Intel bis einschließlich Sockel 1700 und 4677) mit dem eigentlichen PCI-E-Root-Controller in der CPU verbunden sind. Aus Sicht des Anwenders stellen beide dagegen getrennte PCI-E-Hosts innerhalb eines Systems dar, die maßgeblich über die Möglichkeiten einer Plattform entscheiden. Intel legt dabei den Fokus auf den I/O-Hub: LGA1700-CPUs steuern "nur" 16 PCI-Express-5.0- und vier -4.0-Lanes zur Gesamtausstattung bei. In der Regel bilden diese den wichtigen, besonders schnellen Grafikkartensteckplatz und einen primären M.2-Slot. Alles andere hängt am I/O-Hub und skaliert mit den verschiedenen Mainboard-Preisklassen, der Z790 steuert beispielsweise bis zu 28 weitere Lanes bei. Um Flaschenhälse zu vermeiden, fällt die Verbindung zwischen beiden Chips mit bis zu PCI-E 4.0 ×8 verhältnismäßig breit aus. So können auf Z790-Mainboards bis zu drei M.2-SSDs (1× CPU, 2× I/O-Hub) gleichzeitig mit voller Leistung lesen und zwei weitere schreiben, während die Grafikkarte maximal aktiv ist - wenn einem denn ein Szenario einfällt, in dem das wichtig ist.

Quelle: Asus PCI-Express-Lanes gehen sowohl von der CPU als auch vom I/O-Hub (PCH) aus. Die Ausstattung ersterer kann sich auch innerhalb einer Plattform unterscheiden, beim gezeigten Sockel 2066 gab es vier verschiedene Konfigurationen. AMDs aktuelles AM5-Portfolio bringt es immerhin auf drei - 16+4+4, 8+4+4 oder 4+4+2 Lanes für die Grafikkarte und die ersten beiden M.2-Slots respektive; in Kombination mit verschiedenen PCI-E-Standards bieten die kleinsten Prozessoren einer GPU nur ein Achtel der Best-Case-Datenrate an. AMD konzentriert dagegen bis zu 24 PCI-Express-5.0-Lanes in einem Sockel-AM5-Prozessor, während die über eine 4.0-×4-Verbindung angebundenen B650 und X670 mit 12 respektive 20 Lanes etwas weniger beisteuern. Um die Plattform trotzdem zu skalieren, wird ganz unten in der A620-Klasse nicht nur der I/O-Hub weiter beschnitten, sondern auch die Geschwindigkeit der von der CPU ausgehenden Lanes begrenzt - 5.0 ist verboten. Die drei I/O-Hubs sind hierbei ein Musterbeispiel für die Flexibilität von PCI-Express, denn bereits der B650 stellt den Vollausbau des Siliziums dar. Für den X670 werden daher zwei der "Promontory21"-Chips kombiniert: Einer kommuniziert ganz normal mit der CPU, während der Zweite an den Ersten angebunden wird. Als Laborversuch wurde diese Kette sogar schon um einen dritten Chip verlängert - für PCI-Express kein Problem. Die Software sendet weiterhin einfach ein PCI-Datenpaket an einen Empfänger, ohne den Weg dorthin verstehen zu müssen.

Dies heißt allerdings nicht, dass PCI-Express-Lanes insgesamt als homogener Pool betrachtet werden dürfen. Auf physischer Ebene, auch innerhalb der Chips selbst, handelt es sich um konkrete Leiterbahnen mit klar definiertem Funktionsumfang. So können beispielsweise nur Lanes innerhalb eines Blocks zu einem Link gebündelt werden, bei I/O-Hubs typischerweise maximal vier. 20 Lanes können hier als 4× ×4 + 4× ×1 konfiguriert werden (beispielsweise M.2/M.2/M.2/×4-Slot/LAN/WLAN/×1/×1-Slot), aber nicht als 1× ×16 + ×4. Umgekehrt ist bei CPUs in der Regel die Anzahl der maximalen Links begrenzt. Im Gegensatz zur direkten AMD-Konkurrenz können Sockel-1700-CPUs ihre 16 PCI-Express-5.0-Lanes maximal in zwei ×8-Links teilen, aber nicht in vier beispielsweise M.2-Steckplätze - für Gamer, die ohnehin eine GPU verbauen wollen, egal, aber in einem kleinen Server ein wichtiger Unterschied. Bei I/O-Hubs unterstützen einige der PCI-E-Ports zudem oft SATA oder seltener USB 3.x als Zweitbelegung. Die drei Standards sind zwar nicht miteinander verwandt, nutzen aber ähnliche, serielle Sende- und Empfangstechniken, sodass man die gleichen Schaltkreise Chip-intern flexibel mit dem einen oder dem anderen Controller verbinden kann - aber nur dort, wo entsprechende, Splitter-ähnliche Multiplexer verbaut wurden, nicht an einem beliebigen Port. Für Beispiele derartiger Kombinationen verweisen wir auf unsere Plattform-Übersicht.

PCI-Express-Blockade: Den Platzverbrauch nicht vergessen

Quelle: PCGH Keine Chance: Auch wenn MSI neben dem Grafikkarten- noch einen ×1- und einen ×4-Slot auf dem B760M Plus verbaut, werden Gamer dieses kaum erweitern können. All diese elektrischen Erwägungen spielen eher für Mainboard-Entwickler eine Rolle - als Endkunde sind sie lediglich eine Hilfestellung, um Plattformen hinsichtlich ihrer Möglichkeiten vorzusortieren. Es gibt aber auch einen PCI-E-Parameter, den man direkt beurteilen kann und der immer wichtiger wird: mechanisches Sharing. Alle steckbaren Erweiterungen brauchen neben einem Slot und einer Anbindung nämlich auch schlichtweg Platz. High-End-GPU-Luftkühlungen werden immer größer und beanspruchen mittlerweile eher vier denn drei Slots - wenn nicht für den Kühler selbst, so zumindest zum Ansaugen von Frischluft. Andere Erweiterungs-Steckplätze in diesem Bereich sind nutzlos, wenn es sich um konventionelle Slots handelt; so geroutete ×4-Links schlicht eine Ressourcenverschwendung. M.2-Steckplätze können dagegen auch unter einer Grafikkarte bestückt werden, in der neuesten Generation sollte man jedoch die Laufwerksgarantie im Auge behalten: Einige Hersteller montieren riesige M.2-Kühlkörper. Diese sind zwar selten nötig, aber nicht immer demontierbar.

PCI-Express-Takt: 1.0, 2.0, 3.0

Bislang haben wir vor allem von PCI-Express-Eigenschaften allgemein gesprochen. Tatsächlich gelten diese für alle Generationen, die PCI-SIG legt großen Wert auf durchgehende Kompatibilität. Selbst antike Betriebssysteme aus vor-AGP-Tagen fänden sich deswegen in einem aktuellen PCI-Express-basierten System zurecht: Die physisch komplett anders aufgebaute Struktur aus Punkt-zu-Punkt-Verbindungen und Verteiler-Hubs präsentiert sich logisch als eine simple Kombination aus PCI-Bridges und PCI-Endgeräten. Erstere gehorchen, solange keine Diagnose- oder Stromsparfunktionen genutzt werden sollen, immer noch den alten Standard-Befehlen und ermöglichen so den Zugriff auf letztere. Würde Nvidia einen passenden Treiber für Ada-Lovelace-GPUs bereitstellen, könnte Windows 95 also eine RTX 4090 nutzen.

Die Geschwindigkeit von PCI-Express liegt heute aber natürlich Größenordnungen über allem, was es in den 90ern oder 80ern in PCs gab - Arbeitsspeicher mitgezählt. Gestartet ist PCI-Express 1.0 mit 250 MB/s je Lane, rund der doppelten Geschwindigkeit der abzulösenden 32-Bit-33-MHz-PCI-Slots. Nur dass es bereits in den ersten PCI-Express-Systemen mehrere Lanes gab und jede einzelne davon mit der genannten Geschwindigkeit senden und gleichzeitig empfangen konnte, während bei PCI alle Datentransfers aller Geräte in alle Richtungen zulasten des gleichen Gesamt-Budgets ging. Ein Nebeneffekt der Skalierung: Das für Grafikkarten vorgesehenen PCI-Express-1.0-×16-Format war ungefähr doppelt so schnell wie der abzulösende AGP ×8. Die Zählweise setzte sich also linear fort, obwohl sie sich jetzt auf die Anzahl gebündelter Lanes und nicht mehr auf Vielfache der AGP-1.0-Ausgangsgeschwindigkeit bezog.

Für PCI-Express 2.0 wurden dann nach relativ kurzer Zeit der Datentakt und damit die Transferrate kurzerhand verdoppelt, beim 3.0-Standard stieß die PCI-SIG dagegen auf Probleme. Um die Anforderungen an Mainboards einigermaßen im Rahmen zu halten, entschied man sich letztlich nur für einen 60 Prozent höheren Takt gegenüber PCI-Express 2.0 und sparte zusätzlich 23,4 Prozent Overhead bei der Fehlerkorrektur ein, sodass die mögliche Datenmenge netto um Faktor 1,975 stieg. Statt für 8 Nutz-Bits 2 weitere Prüf-Bits mitzuschicken, macht man dies seit PCI-Express 3.0 nur noch je 128 Bits. So wurde erneut eine beinahe-Verdoppelung der Geschwindigkeit erreicht - und dabei blieb es dann erst einmal längere Zeit, im Endkunden-Segment von Intels Core-i-3000 (2012) bis zu AMDs Ryzen 3000 (2019).

PCI-Express-Verstärker: 4.0, 5.0

Quelle: PC Games Hardware MSIs Z790 Carbon trägt Retimer (die beiden Bauteile im Zentrum des Bildes) sogar für die scheinbar kurze Strecke zwischen PCI-Express-4.0-×4-Slot und I/O-Hub. Für Teile der -5.0-Grafikkarten-Anbindung an die CPU finden sich weitere Verstärker-Bauteile auf der Platinen-Rückseite. Für PCI-Express 4.0 war erneut eine Verdoppelung des Arbeitstakts nötig und diesmal konnte man sich den Problemen bei der Signalqualität nicht mehr entziehen. Tatsächlich halbiert sich durch die höheren Qualitätsanforderungen für 4.0-Geschwindigkeit die maximal mögliche Leiterbahnlänge. Theoretisch wären zwar immer noch 25 bis 30 cm erlaubt, allerdings gilt dies nur unter perfekten Laborbedingungen, mit verlöteten Bauteilen an beiden Enden. Kartenslots und die Kontaktpins einer CPU bieten qualitativ deutlich schlechteren Signalübergänge, die Großserien-Mainboards müssen Schwankungen in der Leiterbahnqualität berücksichtigen und spätestens wenn weitere Bauteile wie Splitter zwischengeschaltet werden, sind 15 Zentimeter Luftlinie vom CPU-Sockel zum zweiten Grafikkartensteckplatz eine unerreichbare Entfernung - zumal Leiterbahnen auf gedrängten Mainboards selten den kürzesten Weg nehmen können.

Quelle: PC Games Hardware Nichts zu sehen: Unterhalb des CPU-Sockels dieses Asus Strix B660-G fehlt die für ältere Mainboards typische, lange Vierfachreihe von Lötfahnen des Grafikkartenslots, denn dieser ist bei allen PCI-Express-5.0-Platinen in SMD-Bauweise ausgeführt. Erst die weiter unten liegenden, vom I/O-Hub versorgten 4.0-Slots (×1- und ×4-Länge) zeichnen sich als THT-Bauteile auf der Platinen-Rückseite ab. Seit PCI-Express 4.0 benötigen Mainboards deswegen weitere Bauteile. PCI-E-Redriver und -Retimer nutzen dabei meist ähnliche Packages wie -Splitter, sehen also physisch gleich aus und spätestens in der 5.0-Generation werden sie sogar meist kombiniert gefertigt. Ihre Funktion ist aber eine ganz andere: Redriver funktionieren als Verstärkerschaltungen, die aus dem differenziellen Eingangssignal einer PCI-E-Lane rekonstruieren, ob eine logische 0 oder 1 gesendet wurde und diese dann ihrerseits erneut aussenden - nur ohne das Hintergrundrauschen und andere Störungen aus dem ersten Leiterbahnabschnitt. Retimer berücksichtigen zusätzlich die Taktung der Datenverbindung und können neben Verfälschungen in der Amplitude auch Laufzeitabweichungen gegenüber dem Referenz-Taktsignal korrigieren.

Die mit PCI-Express arbeitende Soft- und Firmware bekommt von diesem Prozess nichts mit, Redriver und Retimer arbeiten rein auf der Ebene physischer Datenübertragung und sind selbst für die PCI-E-Controller an beiden Enden des Links transparent. (Teils können die gleichen Chips sogar in gleicher Funktion für andere serielle, differenzielle Schnittstellen wie beispielsweise USB 3.1 genutzt werden.) Aber die physische Datenverbindung muss nur noch die Strecke von der CPU zum Redriver und unabhängig davon die zwischen Redriver und Gerät überbrücken, nicht mehr die gesamte Entfernung zwischen CPU und Endgerät am Stück. Der zusätzliche Aufwand war aber, neben gleichzeitig gestiegenen Anforderungen an die CPU-Spannungswandler, ein wichtiger Faktor für die Mainboard-Preisanstiege seit der Einführung von PCI-Express 4.0

Noch knapper sieht es beim 5.0-Nachfolger aus, welcher erneut einen verdoppelten Arbeitstakt bringt. Bei einer Übertragungsrate von mittlerweile 32 GT/s müssen die sendenden beziehungsweise empfangenden Einheiten nun im Extremfall eines 10101010-Signals mit 32 GHz schalten und die Signale dürfen auf dem Weg zwischen beiden nicht zu sehr gestört werden. Unterstützende Maßnahmen hierfür sind PCB-Materialien von höherer Qualität sowie störungsärmere Steckplätze: Für PCI-Express-5.0-Slots kommt ausschließlich die SMD-Bauweise (Surface Mounted Device) zum Einsatz, es gibt also unter den Kontakten keine durch die Platine ragenden THT-Lötfahnen mehr (through hole technology). Bislang stellten diese eine kurze Verzweigung des Signalweges mit anschließender Sackgasse dar - Impulse nehmen zunächst beide Wege, werden dann aber am Ende der Lötfahne reflektiert und treffen so als verzögertes Echo erneut beim Empfänger ein, der zwei sich überlagernde Signale sieht. Aber obwohl dies bei PCI-Express-5.0-Implementierungen vermieden wird, werden in Einzelfällen bereits auf der Strecke von der CPU zum obersten PCI-Express-Slot Retimer genutzt.

PCI-Express-Zukunft: 6.0, 7.0

Bei PCI-Express 5.0 vergingen von den ersten (Sockel-1700-)Mainboards und -CPUs, die den Standard Host-seitig unterstützten, rund 1,5 Jahre bis zu den ersten Endkunden-Endgeräten im deutschen Markt - und dabei handelt es sich um SSDs, deren schnelle Controller eher ein Abfallprodukt der Server-Entwicklung sind, denn die sehnsüchtig erwartete Erlösung von akuten Transferratenproblemen. Tatsächlich ist PCI-Express 5.0 bei Endkunden weiterhin eher eine Investition in die Zukunft: Aufgrund der langen Lebensdauer neu gekaufter Plattformen sollte es sicherheitshalber dabei sein, aber davon profitierende GPUs sind weiterhin nicht offiziell angekündigt und die Geschwindigkeit von SSDs für Gamer kaum noch von Bedeutung.

Trotzdem nähert sich bereits PCI-Express 6.0 der Markteinführung in professionellem Umfeld. Erneut ist eine Leistungsverdoppelung angekündigt, auf je 64 GBit/s pro Datenleitung. Zum Vergleich: Raptor Lakes DDR5-5800-Controller, also das schnellste spezifizierte, parallele Bus-System arbeitet mit 5,8 GBit/s pro Leitung. PCI-Express 6.0 soll also mehr als eine volle Zehnerpotenz schneller werden. Allerdings nicht durch eine weitere Steigerung des Arbeitstakts - es bleibt bei 32 GBaud. Diese sind aber künftig nicht mehr gleich bedeutend mit 32 MT/s, daher auch die Wiederbelebung einer antiken Einheit aus analogen Telefonzeiten.

Quelle: PCGH Mit der Moore Threads MTT S80 ist zwar mittlerweile die erste PCI-Express-5.0-Grafikkarte auf dem (chinesischen) Markt, ihre Rechenleistung reicht allerdings nicht einmal an die 3.0-Flaggschiffe heran. Damals wie heute wurde pro Arbeitstakt ein Zeichen übertragen. Bei PCI-Express bis einschließlich 5.0 war dies gleich bedeutend mit einem Bit, denn es gab nur die Zeichen "0" und "1". Mit komplexeren Symbolen, wie sie bei transozeanischen Kabeln oder Satellitenverbindungen üblich sind, lassen sich aber auch deutlich komplexere Zustände kommunizieren. PCI-Express 6.0 wechselt dabei zunächst auf eine PAM4-Codierung mit insgesamt vier Zuständen, repräsentiert durch verschiedene Pegelwerte. Ähnlich wie bei MLC-Flash-Speicher enthält dann ein Signal die Information von zwei Bits (00, 01, 10 oder 11) und bei gleichbleibender Signalrate von 32 GBaud können 64 GBit/s übertragen werden. Bedingung ist allerdings, dass Sender und Empfänger 32 Milliarden Mal pro Sekunde nicht nur "an" und "aus" senden respektive unterscheiden können, sondern 32 Milliarden Mal pro Sekunde eins von vier verschiedenen Spannungs-Niveaus präzise treffen und erkennen. Die bereits im fortgeschrittenen Stadium befindlichen PCI-Express-7.0-Spezifikationen sehen daher erst einmal wieder eine Verdoppelung der Baudrate unter Beibehaltung von PAM4 vor

PCI-Express-Fazit: Genau hinschauen

Zusammenfassend lässt sich sagen: PCI-Express ist eine relativ geradlinig aufgebaute, dank steter Taktupgrades aber sehr leistungsfähige Schnittstelle, ohne die viele der heute üblichen Endgeräte gar nicht möglich wären. Aufgrund der aufwendigen PCI-Express-Controller sind Mainboards aber entweder teuer oder von Lane-Mangel geplagt und die Mainboard-Hersteller ersinnen kreative und komplexe Wege der PCI-Express-Implementierung. Wer ein neues Mainboard kauft und mehr als nur eine Grafikkarte und ein, zwei Laufwerke anschließen möchte, sollte vorher sorgfältig Testberichte studieren. Eventuell sind gerade die beiden Features, die man als wichtig erachtet, nicht gleichzeitig nutzbar, weil sie sich eine Anbindung teilen?

Alternativ kann man auch selbst versuchen, das komplette Routing eines Boards zu rekonstruieren. Eine erste Auflistung der Fähigkeiten von CPUs und PCHs/FCHs findet sich in unserer Plattform-Übersicht, den dort aufgeführten Lane-Kontingenten stehen diverse Endgeräte gegenüber. LAN-, SATA- und USB-3.0-Controller benötigten typischerweise eine Lane. Für USB-3.1- und einfachstes M.2 kann man jeweils zwei (3.0-)Lanes einplanen, für Oberklasse NVMe-SSDs oder Intels USB-3.1/Thunderbolt-Controller deren vier. Der Autor dieser Zeilen wünscht viel Spaß beim Nachzählen, aber Vorsicht: Bei manchem High-End-Mainboard sollte man ein bis zwei Stunden einplanen ;-).

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PCI-Express: Lanes, Routing, Sharing, Switches und Redriver erklärt [2024] Auch 2024 ist PCI-E die wichtigste Schnittstelle im PC. Wir haben unseren Grundlagenartikel zu Lanes, Switches und Plattform-Konzepten umfassend überarbeitet.

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