Neue Informationen zu Haswell: Grafikkern deutlich schneller dank Transactional sowie Stacked Memory und mehr EUs?
Intels übernächste Desktop-CPU Haswell DT für den Sockel 1.150 soll Transactional sowie Stacked Memory unterstützen und dank mehr EUs plus höherem Takt fünfmal mehr Grafikleistung bieten als Sandy Bridge DT. D
Die Sockel-1155-CPUs aus der Sandy-Bridge-DT-Reihe werden erst in zwei Monaten durch Ivy Bridge abgelöst, doch bereits ein halbes Jahr zuvor hatte Intel ihren Nachfolger Haswell DT öffentlich vorgeführt. Zu diesem Zeitpunkt war nur bekannt, was aus Intels Tick-Tock-Schema abgeleitet werden konnte: Haswell wird eine neue Architektur verwenden, in der gleichen 22-nm-Fertigung wie Ivy Bridge hergestellt und grob ein Jahr nach diesem erscheinen. Jetzt dringen die ersten technischen Details ans Tageslicht - denn bis zum Release im Frühling 2013 ist es noch etwas hin.
Die erste Information will Charlie Demerjian herausgefunden haben. Ihm zufolge soll die integrierte Grafikeinheit von Haswell bis zu 40 Shader-Einheiten verwenden, mutmaßlich mit ähnlichem Aufbau wie bei Ivy Bridge. Letztere erhält 16 Einheiten, die aber durch Optimierungen doppelt so schnell arbeiten soll wie die Grafikeinheit von Sandy Bridge. Rein rechnerisch ergäbe sich für Haswell somit eine fünfmal höhere Grafikleistung wie sie Intels heutige CPUs haben - zuzüglich etwaiger Taktsteigerungen.
Die zweite Information kommt von Intel selbst und soll Software-Entwicklern Einblicke in die Verwaltung von Speicheroperationen geben. Diese wird bei Haswell über den Befehlssatz "Transactional Synchronization Extensions" erweitert, der das von Intel und IBM gemeinsam entwickelte Prinzip des Transactional Memory umsetzt, von dem man sich in Extremfällen dreimal höhere Performance verspricht:
Heutige Software reserviert ganze Speicherbereiche für aktive Threads. Andere Threads erhalten keinen Zugriff und müssen warten, bis der Bereich wieder freigegeben wird - selbst wenn sie unterschiedliche Daten des Abschnitts verwenden. Bei starkem Multithreading kommt es so zu erheblichen Verzögerungen, wenn mehrere Threads auf den gleichen Datensatz zurückgreifen. Mittels TSE übergibt der Entwickler deren Verwaltung an die CPU, welche die Zugriffe wesentlich feiner koordinieren kann. Hierbei geht Intel gleich noch einen Schritt weiter und führt Zugriffe nicht nur in kürzeren Abständen als bisher aus, sondern aus Sicht der Software sogar zeitgleich. Dazu werden die Zugriffe mehrerer Threads gebündelt und spekulativ ausgeführt. Erst wenn tatsächlich ein Konflikt auftritt, blockt ein intelligenter Algorithmus die Ausführung und startet einen herkömmlichen, sequenziellen Anlauf.
Die dritte Info betrifft sogenannten Stacked Memory, also einen speziellen extrem flott angebundenen Speicher für den GPU-Part, der sich mit im Chip (wahrscheinlich aber eher auf dem Träger) befindet. Einen im Ansatz vergleichbaren Weg geht Intel schon seit Sandy Bridge DT, hier kann die GPU auf die dritte Cache-Stufe zugreifen. Damit würde man auch das steigende Bandbreiten-Problem in den Griff bekommen - schon AMDs Llano ist mit Dualchannel-DDR-1866 oft am Limit, der Nachfolger Trinity soll gar DDR-2133 erhalten. Gerade zusammen mit Transactional Synchronization Extensions wäre Stacked Memory hier eine Entwicklung, welche die GPU drastisch beschleunigen würde.
Quelle: Semi-Accurate, Phoronix, Intel
Es eröffnet sich ein sehr großes Feld von Möglichkeiten. Von der schlichten Verwendung einer Technik können wir uns schon mal anfangen zu verabschieden.
Wenn die neuen Sachen kommen, wird da nicht mehr auf eine Technik allein gesetzt, sondern auf eine Kombination von mehreren. Untersuchungen haben gezeigt, das keine der neuen Techniken allein ausreicht, um die gewünschten Entwicklungen zu ermöglichen. In der Kombination sind die Sachen aber wirklich beeindruckend
Und von RAM auf der CPU/GPU hat kein Mensch geredet. Da würdeste dann per TSV verbinden und nicht per Interposer. 2 Paar Stiefel, auch wenn das natürlich die sinnvollste Lösung ist
Ich meinte, ob du jetzt 2 RAM-DIEs übereinander legst und zwei Stapel nebeneinander, oder einfach nur nebeneinander ohne Stapel und damit 50% weniger DIEs, macht keinen Unterschied. (Die kleinen Unterschiede durch unterschiedliche Ansteuerungslogik mal außen vor.)
Wenn der komplette RAM-Layer auf den CPU/GPU-DIE gestacked wird, dient das sehr wohl der Geschwindigkeit
Und dazu gabs auch Gerüchte, die im Gegensatz zur Multi-DIE-These zu den bisherigen Bildern von Haswell passen würden.
Ich persönlich glaube weder an das eine noch das andere. Rechnet man die Herstellerangaben zur Grafikleistung in reale Werte um, dann hat Haswell mit etwas Glück das 1,5-2 fache an Shaderleistung, wie ein Llano. Bis er erscheint, sollte DDR3-2000 gängig sein und ich würde einen DDR3/4-Controller nicht ausschließen. Dazu ggf. weiter vergrößerte Caches (die massiv Bandbreite sparen könnten, wenn Intels Zusammenarbeit mit PowerVR zur Wiedereinführung von tile based rendering führt). Das alles ergibt zwar kein top-Speicherinterface, aber ein mehr als ausreichendes für eine IGP. Gerüchte von zusätzlichem RAM erfordern dagegen ein komplett neues, zusätzliche Speicherinterface für die GPU (an der sich aber angeblich nichts prinzipielles ändern soll) und damit auch massive Änderungen am sehr erfolgreichen Cache/Ringbus-System.