IBM Nanostack: Chip-Revolution durchbricht die 1-nm-Grenze
IBM hat die nach eigenen Angaben erste Chip-Technologie unter einem Nanometer gezeigt: Die Nanostack-Architektur im 0,7-nm-Prozess bringt rund 100 Milliarden Transistoren auf Fingernagelgröße. Die Marktreife ist aber noch Jahre entfernt.
IBM hat am Donnerstag, den 25. Juni 2026, eine Transistorarchitektur namens "Nanostack" vorgestellt, mit der sich Logikchips erstmals unterhalb der 1-nm-Marke skalieren lassen. Den zugehörigen Fertigungsprozess führt das US-Unternehmen als 0,7-nm-Knoten ("7 Ångström"), nachdem die bisherige Bestmarke in diesem Bereich seit der 2-nm-Fertigung von IBM aus dem Jahre 2021 bei zwei Nanometern lag.
100 Milliarden Transistoren auf Fingernagelgröße
Der 0,7-nm-Prozess von IBM erreicht nach Unternehmensangaben annähernd die doppelte Transistordichte des 2-nm-Knotens aus dem Jahre 2021. Konkret nennt das Unternehmen "knapp 100 Milliarden Transistoren" auf der Chipfläche ("Die Size") eines einzelnen Fingernagels. Gegenüber dem 2-nm-Chip soll die Technologie wahlweise bis zu 50 Prozent mehr Leistung oder eine um 70 Prozent höhere Energieeffizienz als die Vorgängergeneration bieten. Bisher sind das allerdings nur theoretische Laborwerte.
Quelle: IBM
Quelle: IBM
Diese Werte stammen aus IBMs eigenen Veröffentlichungen und beziehen sich auch entsprechend auf einen Prozess, der bisher nur im Labor existiert. Für die kommenden KI-Beschleuniger rechnet IBM mit einem Sprung von heute 1.500 auf etwa 9.000 TOPS und damit das Sechsfache, wobei es sich um eine Schätzung für bislang noch nicht gefertigtes Produkt handelt. Wie aufwendig jede weitere Skalierung nach unten ausfällt, zeigen bereits die stark steigenden Kosten für die 2-nm-Fertigung.
SRAM: 40 Prozent mehr Dichte für KI-Lasten
Beim SRAM-Speicher erreicht die neue Nanostack-Architektur laut IBM eine Flächenskalierung von 40 Prozent und damit den größten Sprung seit rund einem Jahrzehnt. Zum Vergleich: Vom 3-nm-Knoten auf den 2-nm-Knoten lag der Zugewinn bei SRAM ("Static Random-Access Memory") nur im einstelligen Prozentbereich.
Da SRAM den Cache moderner Prozessoren bildet und KI-Lasten zunehmend an der verfügbaren Speicherbandbreite hängen, wertet IBM diesen Punkt als zentral für die künftige KI-Hardware. Die Ergebnisse hat das Unternehmen bereits im Rahmen der Fachkonferenz VLSI 2026 präsentiert. Einen Deep Dive liefert StorageReview.
Nanostack: Transistoren wandern in die dritte Dimension
Statt Transistoren nur weiter zu verkleinern, stapelt und versetzt die Nanostack-Architektur sie vertikal über eine 3D-sequenzielle Integration. Jede Lage lässt sich dabei aus unterschiedlichen Materialien aufbauen, sodass sich Leistung und Verbrauch einzelner Transistoren getrennt optimieren lassen.
IBM bezeichnet Nanostack als erste dreidimensionale Architektur auf Nanosheet-Basis. Forschungschef Jay Gambetta spricht vom Eintritt in die "Ångström-Ära", in der die Strukturen der Größe einzelner Atome nahekommen.
Was Nanostack von Nanosheet und GAA unterscheidet
Nanosheet-Transistoren, die IBM selbst miterfunden hat, bilden bis heute die modernste Serientechnik und kommen bei Samsung, Intel und TSMC zum Einsatz. Diese Bauform zählt zur Familie der Gate-all-around-Transistoren ("GAA"), bei denen das Gate den Leitkanal vollständig umschließt. Nanostack setzt eine Ebene darüber an: Es kombiniert mehrere solcher Nanosheet-Lagen übereinander und gewinnt entsprechend zusätzliche Dichte über die Höhe statt über die Fläche.
Vom Labor in die Serie: IBM lizenziert, statt zu fertigen
IBM seinerseits rechnet frühestens in rund fünf Jahren mit einer Serienfertigung im Sub-1-nm-Bereich und stellt selbst keine Logikchips mehr her. Eigene Halbleiterwerke hat das US-Unternehmen vor gut einem Jahrzehnt abgegeben und konzentriert sich seither ganz auf die Erforschung neuer Prozesse und Architekturen.
Diese Architekturen wandern per Lizenz zu Foundries wie Samsung, Intel und TSMC sowie zu Partnern wie Rapidus aus Japan, das auf IBM-Technologie basierende erste 2-nm-Chips ab der zweiten Jahreshälfte 2027 in Serie bringen will. Wie zäh dieser Weg verläuft, zeigt der 2-nm-Knoten selbst: 2021 vorgestellt, erreicht er jetzt erstmals die Großserie und das auch nur sehr langsam und verzögert.
Die Fertigung im Sub-1-nm-Bereich dürfte zudem die nächste Belichtergeneration voraussetzen, etwa High-NA-EUV-Maschinen von ASML, die im Forschungszentrum Albany zum Einsatz kommen sollen. Weitere Informationen liefert die ausführliche offizielle Pressemitteilung im Newsroom von IBM.
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Quelle: IBM
