Core i9-12900K gegen Ryzen 9 5950X: Ist Intel trotz Effizienz-Kernen schneller?
Ein Twitterer hat weitere Geekbench-Werte zum Alder-Lake-S-Flaggschiff aufgetrieben. Der Core i9-12900K ist demnach schneller als ein Ryzen 9 5950X, obwohl es sich bei acht von 16 Rechenherzen um Effizienz-Kerne handeln soll. Der zugrundeliegende Geekbench ist aber nicht unbedingt repräsentativ.
Den Vergleich 8- gegen 8-Kerner konnte AMD einem kürzlich verbreiteten Geekbench-Eintrag zufolge noch für sich gewinnen. Dort könnte allerdings noch die auf 65 Watt begrenzte TDP der Non-K-CPU ausschlaggebend gewesen sein. Twitterer Apisak hat nun weitere Geekbench-Zahlen zum Alder-Lake-S-Flaggschiff, dem Core i9-12900K, ausgegraben, und da unterliegt selbst der Ryzen 9 5950X merklich.
Core i9-12900K gegen Ryzen 9 5950X: Stromverbrauch noch unklar
Konkret präsentiert sich Intels kommender 16-Kerner in zwei Einträgen: einmal mit 1.893 und 17.299 Punkten sowie einmal mit 1.834 und 17.370 Punkten, jeweils aufgeschlüsselt als Single- und Multi-Core-Wert. AMDs Ryzen 9 5950 X erreicht hier typischerweise nur 1.691 beziehungsweise 16.717 Punkte. Gerade die hohe Multicore-Leistung überrascht, da der Core i9-12900K nur acht schnelle Golden-Cove-Kerne ins Rennen schickt. Bei den anderen acht handelt es sich um voraussichtlich deutlich schwächere Gracemont-Kerne, die nicht einmal SMT unterstützen. Threads gibt es folglich nur 24.
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Der Geekbench ist da aber nicht unbedingt repräsentativ. Er gilt als eher Intel-affin und wurde kürzlich auch von Intel selbst als Performance-Prognose für die neuen Alder-Lake-CPUs gebraucht. Aufgrund seiner Plattform-Unabhängigkeit liegt ihm der eigentlich nur an der PC-Front neue Hybrid-Ansatz von Alder Lake besonders. Grundsätzlich dürfte auch zu klären sein, inwieweit sich der Core i9-12900K den Benchmark-Sieg über die Stromverbrauchskarte erkauft hat. Bekanntlich legen einige Mainboards die PL-Angaben der Prozessoren ja mitunter sehr großzügig aus. Offiziell soll die TDP des Core i9-12900K bei 125 Watt liegen - ein Leaker brachte Ende Juli aber beispielsweise auch Turbo-Lasten jenseits der 200 Watt ins Spiel.
Quelle: Twitter (1, 2) via 3D-Center
Die Masse der Käufer im Celeron bis i5 Bereich merkt nicht mal den Unterschied und die i7-Käufer brauchen die Features nicht. Das 2021er Rocket-Lake-Lineup wird nicht ohne Grund schon durch aufgebohrte Comet-Lakes ergänzt. Nichts weiter als ein Marketing-Stunt und eine Machbarkeitsstudie wenn man es positiv sieht; angesichts der Konkurrenz, welche offensiv mit Pcie4 wirbt aber eher ein Versuch die Kuh vom Eis zu bekommen.
Das eigentlich Interessante sind aber der neue Speichercontroller und die Auswirkungen von DDR5 auf die Systemperformance. Bin wirklich gespannt, ob sich das rechnet beim Umstieg auf Alderlake den Speicher ebenfalls aufzurüsten. Die Stabilität des Controllers beim OC mit DDR4 oder mit DDR5 könnte auch interessant sein.
Ensprechendes kann man auch gleichermaßen bei den P-Cores von Alder Lake vermuten, bei denen es sich um Golden Cove handelt. Auf seinem Architecture Day zeigte Intel hierzu in seiner Präsentation grundsätzlich die (zweite *) FMA-512-Einheit sowie AMX, d. h. ich würde vermuten, dass Intel nur ein einziges Golden Cove-Kerndesign entwickelt hat, dass nun überall genutzt wird, d. h. auch hier sollte man die zugehörigen Transistorblöcke mit einem Power-Gating deaktivieren können (so in ADL-CPUs, bei denen man zwecks vereinheitlichter ISA keine 512Bit-Vektor-Operationen anbieten will).
*) Für die erste FMA-512-Einheit werden die beiden 256-Bit-Einheiten auf den Ports 0 + 1 zusammengeschaltet, auf Port 5 befindet sich dann eine dedizierte 512-Bit-Einheit (sowie anscheinend auch AMX), die es vormals nur in den Xeon-CPUs gab (und deren Workstation- und HEDT-Ablegern).
**) Gesichert ist obige Annahme aber natürlich noch nicht, da Intel auf dem ArchDay auch einfach nur den größten Ausbau dargestellt haben könnte und man sich tatsächlich die Mühe machte, zwei Golden Cove-Varianten zu entwickeln. Ich würde hier aber eher dazu tendieren, dass das nicht der Fall ist und die zugehörigen Transistorblöcke auch in ADL vorhanden sein werden.
(Nichts anderes machte Intel auch bei Lakefield. Intels Marketing sprach hier zuerst von "entfernter" AVX-512-Funktionalität, sah man sich den Die-Shot jedoch genau an, so erkannte bspw. Ian Cutress, dass der Sunny Cove-Kern unverändert geblieben ist, d. h. die AVX-512-Funktionsblöcke liegen auch im Lakefield-Compute-Tile vor und werden hier nur deaktiviert.)
Dürfte aber eher nicht am Strom bei nicht-nutzen gelegen haben sondern eher daran das man die Lastspitzen im Mobile-Bereich nicht haben möchte, sonst muss auch dort die Versorgung größer ausgelegt werden.
Rocket Lake halte ich was das angeht für einen Unfall wegen des notwendigen Backports und dem Druck da schnell zu liefern.
In Lakefield, dem ersten Hybrid Technology Design hat man es (sowie gar AVX generell) damals deaktiviert um die ISA zu vereinheitlichen, da die Tremont-Kerne dieses nicht untersützen und der Support auf dem Sunny Cove-Kern noch mehr Aufwand beim Scheduling bedeutet hätte. Zudem machte es bei diesem Low-Power-Design wenig Sinn, diesen stromhungrigeren Betriebsmodus zu unterstützen.
Alder Lake folgt grundlegend der gleichen Schiene und hier ist AVX-512 deaktiviert um eine vereinheitlichte ISA anbieten zu können. Hier hat man jedoch nun VNNI in Form einer 256bittigen Variante bereitgestellt, sodass man nicht mehr auf diese Funktionalität verzichten muss.
Sapphire Rapids SP verwendet nur große Kerne, sodass hier AVX-512 wieder aktiviert wird (zudem hier erneut mit einer zweiten FMA-512-Einheit auf Scheduler-Port 5), zumal es ja auch mit der übrigen Funktionalität mehr auf Datacenter-Workloads abzielt und hier kommt nun noch zusätzlich AMX hinzu.
In 2022 wird dann AMD mit AVX-512-Support in Zen4 nachziehen. Dass man hier die Funktionalität in den Consumer-Chips deaktivieren wird, erscheint dagegen eher unwahrscheinlich, sodass die entsprechende Basis im Consumer-Markt sich weiter vergrößern wird.
Raptor Lake wird weiterhin Gracemont E-Kerne verwenden, d. h. es bleibt anzunehmen, dass dieses Design sich mit 256bittigem AVX begnügen wird. In Meteor Lake sollen dagegen neue E-Kerne zum Einsatz kommen, d. h. man wird abwarten müssen, was Intel hier vorhat, zumal auch zukünftige, weitere Scheduler-Optimierungen denkbar wären, die dann auch gar mit einer gemischten ISA zurechtkommen könnten.
*) Btw, der Backport bei RKL diente zweifellos alles andere als dazu "etwas schnell abzuliefern", denn Sunny Cove wurde ursprünglich explizit auf den 10nm-Prozess ausgerichtet, sodass der Backport mit beträchtlichem Aufwand und damit zeitlichen Verlusten behaftet gewesen sein wird. Dieser war jedoch unumgänglich, da man einerseits noch keine ausreichend hohen Taktraten mit den alten 10nm erreichen konnte und andererseits, da man noch nicht ausreichende 10nm-Kapazitäten (und zu der Zeit möglicherweise auch keinen ausreichend guten Yield) für eine Consumer-Massenfertigung hatte (zudem in dieser Chipgröße).