Zen 2, Vega 20, Navi: TSMC beginnt mit AMDs 7-nm-Serienproduktion im 4. Quartal
TSMC hat unlängst eine Technologiefachkonferenz in Taiwan abgehalten, auf der es unter anderem um die Fertigung in 7 nm ging. Medienberichten zufolge wolle TSMC im vierten Quartal unter anderem mit der Serienproduktion von den ersten 7-nm-Chips für AMD beginnen. Darunter sollten Vega 20 und Zen 2 fallen - Navi könnte kommendes Jahr folgen.
Bei TSMCs 7-Nanometer-Prozess sieht es weiterhin gut aus. Der Auftragsfertiger hat vergangenen Donnerstag eine Technologiefachkonferenz in Taiwan abgehalten, von der digitimes.com und chinatimes.com (maschinelle Übersetzung) berichteten. CEO CC Wei verneinte Berichte, laut denen die Ausbeute des 7-nm-Prozess langsamer ansteige als erwartet. TSMC erwarte bis zum Jahresende einen Volumenanstieg von insgesamt rund 10,5 Millionen (2017) auf 12 Millionen 300-mm-Wafer, wofür die 10- und 7-nm-Prozesse hauptverantwortlich seien. Letztere beiden sollen einen Anteil von 1,1 Mio. Wafern haben, was einer Verdreifachung gegenüber dem aktuellen Jahr entspreche (dort nicht ganzjährig produziert).
Laut chinatimes.com soll die Serienproduktion von AMDs ersten 7-nm-Chips im Laufe des vierten Quartals beginnen. Das passt zu den öffentlich kommunizierten Plänen, Vega-7-nm-GPUs, mutmaßlich Vega 20, noch 2018 in Form von Radeon-Instinct-Beschleunigerkarten ausliefern zu wollen. Im Falle der Zen-2-CPUs hat AMD nicht bestätigt, dass die Siliziumchips von TSMC stammen. Da Globalfoundries seine Tape-Outs in 7 nm aber erst noch vornehmen wird und AMD künftig auch CPUs bei beiden Anbietern fertigen lassen möchte, erscheint das logisch. Bei Zen 2 werden die Epyc-Server-Prozessoren den Anfang machen. Lauffähiges Silizium soll sich bereits in den internen Laboren befinden, Testmuster möchte der Chiphersteller im laufenden zweiten Halbjahr an Partner verschicken und die Veröffentlichung soll Anfang 2019 stattfinden. Noch keine Hinweise gibt es, wo der Vega-Nachfolger Navi produziert werden soll. Die GPUs werden im ersten Halbjahr 2019 erwartet.
TSMC möchte indes bis zum Jahresende die ersten Tape-Outs in "7 nm+" hinter sich bringen, bei denen die ersten Teile in Extrem-Ultraviolett (EUV) belichtet werden. Tape-Out heißt, dass der Chiphersteller ein Design an den Auftragsfertiger schickt und dieser daraufhin die nötigen Masken anlegt. Die Risikoproduktion soll innerhalb der kommenden Monate beginnen. Kandidaten für den Prozess sind im Falle von AMD Zen 3 und Navis Nachfolger, bei denen der Chiphersteller ein "7 nm+" auf den Roadmaps vermerkte.
Zusätzlich soll die Spieleindustrie ein riesiges Nachwuchsproblem zu haben. Das macht die Sache natürlich auch nicht einfacher.
Das mit dem Nachwuchsproblem habe ich nicht ganz verstanden, die Indieszene blüht und bei uns in den "Game-Design" Kursen sind jedes Semester mehr Anmeldungen als Plätze
Zusätzlich soll die Spieleindustrie ein riesiges Nachwuchsproblem zu haben. Das macht die Sache natürlich auch nicht einfacher.
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Es kommt relativ selten vor, dass man bei der Präsentation von neuen Architekturen gleich sagt, welches Feature wegen Zeitgründen simpel ausfällt und in der Zukunft verbessert wird.
Bei AVX512 herrscht ein kleiner Zoo, es gibt gleich mehrere unterschiedliche Befehlssätze und Funktionen.
Aber abseits vom höheren Durchsatz, falls man 512-Bit Operationen in einem Schritt ausrechnen möchte, bietet AVX512 Vorteile an, es gibt mehr Register, mehrere Funktionen welche die Programmierung verbessern und die Autovektorisierung für Compiler erleichtern.
Aber ähnlich wie bei AVX1&2 wird die Verbreitung erst einmal leiden, aber es ist viel besser, wenn man schon früh den Befehlssatz unterstützt.
Mit AVX1 hat AMD gute Umsetzungen dank Bulldozer und Jaguar auf den Markt veröffentlicht, während Intel ihr Low-End Zeug mit Absicht beschnitten hat und den Support dafür gestrichen.
Ja das hilft sicher der potentiellen Verbreitung in der Zukunft.
Ein PS3 Emulator verwendet AVX512, um die SPUs schneller zu emulieren, aber Skylake-X hat auch vollen Durchsatz für zwei 512-Bit Operationen.
Mike Clark als Zen-Lead hat auf der Hot-Chips Konferenz jedenfalls gesagt, dass man aus Zeitgründen die SMT-Implementierung etwas simpler gehalten hat, deswegen wird unter anderem die Store-Queue (noch) statisch zwischen den Threads partitioniert: