AMD Milan-X angeblich mit X3D-Packaging

Wenn man die inhärenten Skalierungsprobleme und Fertigungskosten so einer Lösung in den Griff bekommt, bräuchte man nur noch einen griffigen Namen für so ein Design. Wie wäre es mit "Airship"?

Allerdings ging es hier nicht um die Frage, wie man ein MCM allgemein gestalten könnte, sondern ob eine Chip-on-Chip-Konstruktion mit herkömmlichen CCDs auf IOD denkbar wäre. Und davon sind Vorschläge mit verteilter IO-Infrastruktur meilenweit entfernt, während Designs mit einem IOD nur unter einigen CCDs den Packaging-Aufwand deutlich vergrößern, ohne die generellen Vorteile eines Si-Interposers zu bieten. So wird das also definitiv nichts mit 3D.

Vermutlich haben die das bei der Entwicklung gar nicht bedacht und blamieren sich dann bis auf die Knochen...

Über eine derartige Vergrößerung dachte ich auch kurz nach, habe sie dann aber vorerst verworfen, weil man hierbei extrem viel Leer-Silizium verschwenden müsste, insbesondere wenn man gewzungen wäre zwecks Verwendung der Technologie einen moderneren, kleineren TSMC-Node zu verwenden (ob hier eine Interoperabilität zwischen TSMC und GloFo gegeben ist, ist unklar, tendenziell aber eher weniger wahrscheinlich). Die acht CCDs nehmen aktuell immerhin rd. 600 mm2 Fläche in Anspruch.
Da man das aber nicht ausschließen kann, erwähnte ich das Szenario dennoch als eine Möglichkeit.
Bezüglich der "4 Chips" auf dem Roadmap-Bild würde ich mir vorerst jedoch keine allzu großen Gedanken machen. Die könnten den Aufbau durchaus vorwegnehmen, könnten aber auch lediglich künstlerische Freiheit darstellen.
Folgt man dennoch dem 4er-Aufbau, wäre auch denkbar, dass man den IOD aufteilt und quasi einen 1/4-IOD mit bspw. zwei Speichercontrollern, 32 PCIe-Lanes und einem HBM-Controller implementiert, auf den man dann zwei CCDs oben draufstacken könnte. Und hierbei könnten dann ggf. vier solche Stacks auf einem Package zzgl. HBM2 untergebracht werden. Wäre auch denkbar, würde dann aber weitere Probleme bzgl. der I/O-Latenzen aufwerfen, wobei das nicht heißen muss, dass die unlösbar sind.

Auch denkbar wäre, dass AMD CCD und IOD schlicht reorganisiert und zusammenfasst und in einen gemeinsamen Chip packt, den man dann zu viert auf einem Package bündeln kann. Also das I/O wie oben beschrieben aufgeteilt/verkleinert und dazu 16 Cores und 64 MiB L3, sodass ein solcher Chip quasi gar eine eigenständige kleine CPU darstellen könnte. Der Chip wäre dann planar/monolithisch und das 3D würde sich in dem Falle lediglich auf den HBM beziehen.
Von einem deratigen Ansatz gehe ich bspw. derzeit bei Sapphire Rapids SP aus, also vier 20-Kerner mit eingenem (verkleinertem) I/O, die via EMIB wie ein großer Chip zusammengeschaltet werden (und zusätzlich bis zu 64 GiB HBM2E auf dem Package haben).

Mit Lakefield gab es ein erstes Foveros-Design in 2019 und Intel verwendet die Technologie nun für diverse Produkte, so geradezu exzessiv in Verbindung mit Xe-HPC (von Foveros hörte man schon Anfang 2017, EMIB geht bis vor 2010 zurück).
Ob die Technologien jedoch vergleichbar sind und in welchem Rahmen (abseits von dem simplem Umstand, dass hier was "aufeinandergepackt" wird), kann man derzeit nicht so recht sagen, selbst nicht, wenn man annimmt, dass AMDs X3D zumindest in Teilen echtes 3D-Stacking verwendet (was noch nicht gesichert ist).

AMD erwähnte X3D erstmals auf dem Financial Analyst Day 2020, gab jedoch so gut wie keine Details dazu bekannt außer das Roadmap-Bild, das eine 10x höhere Bandbreite skizziert, was aber mit viel HBM2 nachvollziehbar leicht zu realisieren ist und von Intel ja bereits bekanntermaßen in der Art verfolgt wird.

Intel ist in der Rubrik führend, ja.

Auf HBM kann man nicht stapeln und kühltechnisch sind weniger Hotspots ein Problem als die Gesamtleistung. In Querrichtung leiten die Siliziumschichten eines Stacks ganz gut und wirken somit als Heatspreader, aber von Schicht zu Schicht sieht es etwas schlechter aus und insgesamt steigt die Verlustleistung pro Fläche eben enorm, wenn man 2-3-4 aktive Schichten übereinander stapelt. Lakefield (IO/Compute/RAM) hat eine sehr niedrige TDP, friert sich aber trotzdem nicht die Füße ab.

Wenn man den IOD auf eine Gesamtfläche von den Ausmaßen aller Chiplets zuzüglicher aller HBM-Stacks verteilt wäre die Wärmdichte der IOD-Einheiten gering. Zudem sollte man die Leistungsaufnahme des bislang problematischen IF drastisch senken können, wenn man nur noch 1-Millimeter-Links zwischen Silizium-Chips statt 10-Millimeter-Links durch PCBs realisieren muss und ich würde auch erwarten, dass ein derart Cache-lastiges Design mit einem langsameren IMC auskommt. Aber der Chip=Interposer als solcher wäre ein ziemliches Monster und könnte, wenn man die Zahl der Chiplets nicht deutlich reduziert, nicht mehr am Stück belichtet werden. Die gezeigten 4 CCD + 4 HBM sehen mir realistischer aus.

Gabs das nicht schon vor Jahren von Intel?
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Bin da nicht so tief im Thema, aber sollte doch das gleiche sein?