AMD Milan: Gerüchte um HBM2 als Cache
Aktuell macht ein Gerücht die Runde, dass bei AMD Milan - der kommenden Generation Epyc-Prozessoren - HBM2 als Cache auf dem Package verbaut werden soll.
Nach den Epyc-Prozessoren mit dem Codenamen Rome kommt Milan im Jahr 2020. Natürlich ist in diesem Segment derzeit fast alles höchstspekulativ, aber gesichert scheint, dass Milan auf Basis von Zen 3 in 7 nm produziert wird und LGA-4094 (SP3) weiterverwendet wird. Ein Gerücht behauptet nun, dass AMD bis zu 15 Tiles bzw. Chiplets bei Milan kombiniert.
Zieht man hier einen Die ab, der als I/O-Hub nicht zur Rechenleistung beiträgt, wären es immer noch 14 Chiplets, die AMD bei Milan zum Einsatz bringen soll - im Vergleich dazu nutzt Rome 8 Chiplets plus I/O-Hub. Und da hört die Spannung noch nicht auf, denn von den verblieben 14 Chiplets sollen auch nicht alle direkt Kerne zum Rechnen breitstellen, sondern HBM-Speicher sein.
Die Theorie dahinter sei laut dem Gerücht, dass ein acht Kanal breites DDR4-Speicherinterface maximal zehn AMD-CPU-Dies (80 Kerne/320 Threads) bedienen kann, womit nach besagter Spekulation vier bis sechs Dies als HMB verwendet werden sollen. Richtig ist, dass Caches auf dem Die oder dem Package die Performance durchaus beschleunigen können und gerade im Serversegment könnte ein als L4-Cache angelegter HBM-Speicher auf dem Substrat Prozesse durchaus beschleunigen.
Der Artikel erwartet daher CPU-Konfigurationen mit 10 Tiles CPU-Kerne, 6 Tiles HBM und 1 Teile I/O bzw. 8 Tiles CPU-Kerne, 4 Tiles HBM und 1 Teile I/O. Weiterhin glaubt man, dass AMD bei der Einführung von DDR5 mehr Tiles als CPU-Kerne nutzt. PC Games Hardware lässt das Gerücht mal so stehen und empfiehlt bei der Diskussion im Forum, sich dem ganzen Thema mit einer gesunden Distanz zu nähren. Zumal Semiaccurate im April einen Scherz veröffentlicht hat, der sich ebenfalls mit dem Thema beschäftigt.
Noch kurz zur Erinnerung der Status Quo bei Rome: Epyc 7002 ist mit 8-64 Threads ausgestattet sowie mit 4-32 MiB L2-Cache und 64-256 MiB L3-Cache. In Dual-Sockel-Systemen sind so bis zu bis zu 128 Kerne und 256 Threads möglich. Die Prozessoren haben ein Achtkanal-Speicher-Interface für DDR4-3200 und es gibt 128 PCI-Express-4.0-Lanes.
Quelle: WCCFTech
Teilweise gibt es auch SMT8.
@shootme55
Ein pauschaler Hoax muss es übrigens nicht sein, denn es gibt von AMD ein Patent, dass einen L4-HBM-Cache am IOD skizziert inkl. Cache-Kohärenzprotokoll. Die Frage ist nur, ob man so etwas schon bei Milan oder vielleicht doch erst mit Genoa sehen wird. (Für etwas wie Ryzen 4000 kann man so etwas aufgrund der Kosten vorerst getrost ausschließen.)
Die bisher kommunizierte Verwendung von TSMCs N7+ (nicht zu verwechseln mit N7P) für Zen3 impliziert auch eine Flächenverkleinerung um bis zu 17 %, d. h. man kann durchaus etwas Platz auf dem Package schaffen.
Für Rome war der große 14 nm-IOD schlicht notwendig, da kein Interposer genutzt wurde, sondern der Chip direkt auf das Package-Substrat platziert wurde, d. h. man benötigte eine beträchtliche Chipfläche für die Anbindung der vielen Infinity Fabric-Links der (bis zu) acht CCDs (und Abführung der Speicherkanäle, PCIe-Lanes sowie des CPU-Socket-Interconnects).
Mit einem IOD auf einem Interposer (wie es Tech_Blogger) anmerkte, könnte man den CCD etwas verkleinern 12 oder 10 nm) und damit Platz für HBM-Stacks schaffen. 7 nm erscheinen jedoch wenig wahrscheinlich aufgrund der noch einmal beträchtlich steigenden Zahl der zusätzlichen Signalleitungen (zusätzliche CCDs und HBM-Stacks), das wird einfach zu klein.
@FrozenPie:
Kreative "Tech-Art" (?) aber einen GPU-Core oder (etwas ähnliches) wird man da derzeit wahrscheinlich eher nicht drauf zu sehen bekommen, auch nicht für HPC und AI. Ein etwaiges Konstrukt wäre zu unflexibel und zu speziell und dafür ist AMD noch zu klein. Für den HPC-Bereich sitzt man aktuell an einer völlig neuen Beschleuniger-Architektur, die zwar erneut von Vega abgeleitet wird, jedoch mit einer GPU im klassischen Sinne gar nichts mehr zu tun haben wird (also keinerlei 3D-Fähigkeiten, nur noch reiner Rechenbeschleuniger; die MI60/50 auf Basis von Vega 20 sind dagegen noch reguläre, wenn auch modifizierte, GPUs).
Abgesehen davon ist ein (vergleichsweise durchwachsener) Navi 10-Kern mit derzeit rd. 251 mm2 relativ groß (immerhin so viel Fläche wie 3,4 CCDs). Für HPC wird jedoch immer mehr Leistung angefordert, sodass das One-GPU-Design-for-all-Konzept sich mittlerweile seinem Ende genähert hat. Die zusätzliche Leistung können nur noch spezialisiertere Lösungen erbringen und in diese Kerbe schlägt AMDs Design und auch nVidia's NextGen-Volta, die bei Samsung gefertigt wird.
@Kitsune-Senpai:
Es gibt Gerüchte, dass AMD möglicherweise zukünftig (irgendwann, Zen3, Zen4, Zen5?) die Architketur auf 4-fach-SMT erweitern möchte. IBMs Power9 gibt es in einer 4-fach-SMT-Variante und optional in einer 8-fach-SMT-Variante. x86 und anderen Architekturen begnügten sich bisher i. d. R. mit 2-fach-SMT, weil der zusätzliche Transistorbedarf (Chipfläche) verhältnismäßig gering ist. Höhere Implementationen werden dagegen komplexer.
Zudem wird man i. d. R. für eine effiziente Umsetzung auch mehr Ausführungseinheiten benötigen, denn wenn man nur die verwaltungstechnischen Gegebenheiten schafft, dass der Kern bspw. vier Threads "gleichzeitig" ausführen kann, hat man nur mäßig viel gewonnen. Im ungünstigsten Fall treffen hier so unvorteilhafte Ressourcenansprüche der Threads aufeinander, dass dennoch alle vier nahezu komplett sequentiell abgearbeitet werden müssen. (Es spricht aber natürlich auch nichts gegen einen stufenweisen Ausbau, also bspw. in Zen3 die grundlegende (verwaltungs)Fähigkeit für 4 Thread pro Kern schaffen und vielleicht in Zen4 ein, zwei zusätzliche Funktionseinheiten hinzu, etc.)
Beispielsweise der von amdahl erwähnte Xeon Phi-Rechenbeschleuniger verarbeitete auch grundsätzlich vier Threads pro Pentium-Kern (bis zu 72 Kerne im Xeon Phi 7295). Diese waren auch gewinnbringend einzusetzen, denn ein einzelner Kern verfügte über zwei komplette AVX-512-Vektoreinheiten.
Schlussendlich muss man sich einfach mal überraschen lassen. Milan wird weiterhin den Sockel SP3 bedienen, es bleibt bei PCIe 4.0 und DDR4-Speicher. Etwas mehr Kerne gibt es schon länger in der Gerüchteküche, 4-way-SMT und ein L4-Cache gibt es mittlerweile auch, wobei alles zusammen vielleicht etwas viel für eine Iteration sein könnte. Die Designphase ist übrigens schon abgeschlossen und man sitzt schon unlängst an Zen4 und in einer frühen Phase parallel an der Zen5-Entwicklung.
Die erwähnten "6 HBM Tiles", also 6 Stacks, erscheinen zudem überzogen und klingen schon eher nach einem Aprilscherz, denn der Aufwand für die Implementation eines 6144 Bit-Speicherinterfaces wäre beträchtlich und stände wahrscheinlich in keinem Verhältnis zum effektiven Nutzen. Selbst vier Stacks erscheinen schon etwas hoch, besonders wenn man bedenkt, was sonst noch alles an den IOD angeschlossen werden muss. Mit den kürzlich verfügbar gewordenen HBM2E-Bausteinen von Samsung ließen sich bereits zwei Stacks mit zusammen 16 GiB L4 und einer Bandbreite von 820 GiB/s anbinden, was schon etwa dem vierfachen Hauptspeicherdurchsatz entspricht und der 51-fachen Kapazität aller L3-Caches (in zehn CCDs).
Die aktuelle JEDEC-Spezifikation JESD235B (Dez.'18) definiert als Maximum gar bis zu 12 Lagen und DRAM-Chips mit einer Dichte von 2 GiB, d. h. ein einzelner HBM-Stack könnte bereits maximal 24 GiB Kapazität liefern. Und SK Hynix kündigte bereits für 2020 3,6 Gbps-Chips mit 461 GiB/s pro Stack an.
SMT kann so aufgebaut werden dass es mehr als 2 Threads pro core simuliert. Bringt nur in Ausnahmefällen noch einen Mehrwert, deshalb sah man das bisher sehr selten implementiert. IBMs Power Architektur wurde ja schon genannt, auch Intel hat(te) das mal bei den Xeon Phi.
Hm, mich interessiert eigentlich viel mehr, wie man von 80 Kernen, auf 320 Threads kommt - gabs bei SMT eine Änderung - weg von einer Verdoppelung, hin zu einer Vervierfachung - von physischen zu logischen Kernen?!?