AMD Ryzen: Cezanne mit Zen 3 und 8 Kernen pro CCX
Für Zen 3 werden Änderungen an der Architektur erwartet, unter anderem hin zu 8 Kernen pro CCX. Das scheint nun zumindest für Cezanne bestätigt zu sein. Für Vermeer wird die Änderung aber auch erwartet. Zusammen mit dem globalen L3-Cache.
Über Twitter kommen neue Gerüchte zu AMD Cezanne bzw. Ryzen 5000, wie sie wohl vermarktet werden. Demnach hat AMD die Architektur für Zen 3 dahingehen geändert, dass nun pro CCX-Komplex 8 Kerne verbaut sind und diese auf einen gemeinsamen L3-Cache zugreifen können. Über diese Änderungen wird seit längerem spekuliert, da AMD so einige Nachteile der Zen-Architektur besser in den Griff bekommt. Vor allem Signallaufzeiten und Cache-Kohärenz. Das soll der Spieleleistung helfen, bei der Intel nach wegen des monolithischen Designs und des verwendeten Bussystems im Mainstream-Segment nach wie vor etwas Oberhand hat.
Schaut man sich Zen 2 an, dann findet man dort - nehmen wir als Vergleich die Ryzen-4000-APUs - in einem einzelnen Die (=1 CCD) zwei CCX zu je vier Kernen. Renoir, so der Codename, hat für das grundlegende Design mit 4 MiB L3-Cache pro CCX einen relativ kleinen Zwischenspeicher, was die Performance beeinträchtigt. Bei Zen 3 mit dem gemeinsamen bzw. globalem L3-Cache (unified) muss nicht mehr die Cache-Kohärenz für die CCX hergestellt werden (was den effektiv nutzbaren Speicher reduziert).
Im Vergleich dazu hat Matisse mit 4 CPUs pro CCX organisiert, von denen zwei einen CCD Bilden. Denn CCX sind 8 MiB L3-Cache zugeteilt. Die Cachegröße war unter anderem eine Reaktion auf die ursprünglichen Eigenheiten der Architektur. Mit dem Sprung auf Zen 3 ergeben sich dann so zum einen die erwartete Mehrleistung aus dem Sprung von 4 auf 8 Kerne pro CCX und die erwartete Mehrleistung aus dem Unified-Cache. Beim Cache kann AMD dann auch in gleich zwei Richtungen steuern: Entweder man kürzt ihn zugunsten diverser Vorteile wie Ausbeute, Stromumsatz und Co. Oder man fährt weiter mit den größeren Caches, die ein bisschen mit Hubraum zu vergleichen sind - mehr ist meistens besser.
Verbesserter 7 nm Prozess hilft
Einer der Gründe beim Chiplet-Design (CCD) nun auf 8 Kerne pro CCX umzustellen, dürfte der mittlerweile auch weiter gereifte 7-nm-Prozess sein, bei dem die Ausbeute mit 8 Kernen pro CCX besser ausfallen dürfte als noch bei Zen 1. Die Änderung wird auch für Vermeer erwartet, die Desktop-Version von Zen 3; das ist aber noch nicht bestätigt.
AMD hatte für diese Änderungen letztes Jahr 17 Prozent IPC-Zuwachs in Aussicht gestellt, aber nicht genau umrissen, wo man die findet. Lohnenswert in der Zen-Architektur ist unter anderem die weitere Optimierung der CCX-Einheiten und des Infinite Fabrics, was laut Gerüchten auch geschehen soll und nun bestätigt scheint. Ob auch am Speicherinterface geschraubt wird, ist derweil noch nicht so recht klar. Es ist denkbar, dass der bislang gesetzte Standard DDR4-3200 leicht erhöht wird. Ob bei der asymmetrischen Anbindung des Speichers etwas passiert, war auch noch nirgends zu lesen. Hier wären auf jeden Fall noch hebbare Leistungsschätze in Reichweite.
Prozessoren kommen im zweiten Halbjahr
Offiziell hieß es bei AMD immer zweites Halbjahr 2020 für Zen 3. Man kann wohl annehmen, dass es eher Ende des Jahres werden wird. Ein Gerücht nannte mal September. Und auch Threadripper soll laut Gerüchten noch dieses Jahr aktualisiert werden, unter dem Codenamen Genesis. Für Zen 4 hatte AMD bereits größere Änderungen angekündigt, die auch etwas mehr Zeit beanspruchen. Ryzen 5000 soll dann angeblich neben einem neuen Sockel auch 1 MiB L2-Cache pro Kern bekommen und AVX-512 unterstützen.
Gesichtet wurden entsprechende Engineering Samples bereits: Milan (AMD Epyc) etwa auf Github mit 1,5 Ghz Basis und 2,1 GHz Boost-Takt. Klingt nicht nach viel, aber es ist eben ein Engineering Sample und eines mit 64 Kernen und 128 Threads, das im Dual-Sockel-Verbund getestet wurde. Auch Vermeer (AMD Ryzen) ist bereits auf Twitter zu finden. Nur von Threadripper war bisher noch nicht viel zu sehen.
Sollte nicht bei einem schnellen Korrekturlesen auffallen was für ein Kauderwelsch da geschrieben steht?
Auf was für ein inhaltlich dünnes Eis sich der Autor begibt will ich jetzt gar nicht eingehen, da gibts Leute hier die das besser können und teilweise schon getan haben
In Anwendungen ist AMD schon lange sehr gut dabei. Wichtig ist doch wie sie die Spieleleistung merklich verbessern.
Der CCX wird damit auf das gesamte CCD erweitert, also 1 CCX pro CCD. Schlussendlich aber auch irrelevant, weil am Ende nur eine Name. Wichtig ist hier, dass der L3 nun shared über alle 8 Kerne ist, d. h. es gibt keinen Grund mehr die geteilte 16+16 MiB-Struktur zu berücksichtigen und damit entfällt auch das doppelte Vorhalten einiger Daten und im Best Case wird die Latenz im Mittel gar leicht sinken, je nachdem, wie wichtig für den konkreten Workload die Inter-Core-Latenzen sind, denn hier dürften nun alle 8 Kerne direkt miteinander kommunizieren können und müssen (zumindest z. T.) nicht mehr den Umweg über den IF und IOD gehen.
Intel war bei 14nm ++++ und TSMC ist bei 7nm + oder ++ ?
Aber eher wichtig : gibt es eine Auflistung was das eigendlich genau(er) bedeutet?
Also von 14nm zu 14nm + dann zu ++ usw.
Auf dem Desktop dagegen dürfte sich nichts geändert haben auf der Intel-Roadmap. Der nächste Schritt sollte weiterhin Rocket Lake in 14nm+++ darstellen, der jedoch zumindest auf die neueste Mikroarchitektur zurückgreifen wird, d. h. hier wird es (vermutlich) relativ unspektakulär bleiben und es geht lediglich für sie um ein "irgendwie am Ball bleiben", bis man Ende 2021 mit etwas deutlich Neuerem aufwarten können wird.