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Games World
      • Von XD-User Software-Overclocker(in)
        Heftig was für Schritte Intel so geht... 3 DP und 6 SP da gucken AMD und Nvidia leider (aktuell) ein wenig blöd aus der Wäsche aber wer weiß was sich bis 2015 so ändert.
        Würde es mal im Home Bereich so schnell weitergehen.
      • Von okeanos7 Software-Overclocker(in)
        wenigstens geht es hier mit bemerkbaren schritten vorwärts, gaanz im gegensatz zur home-computer-branche

        immerhin 3000 GFlops zu 1220Gflops...


        in maximaler aussbaustufe 400Gibyte ram
      • Von Skysnake Lötkolbengott/-göttin
        Ein L3, damit er was bringt, muss schnell sein, das erhöht aber die Anforderungen an die Cachecohärenz. Da macht es durchaus Sinn, keinen L3 zu verbauen, und das alles über den Near-Memory laufen zu lassen. Ist ja dann quasi je nach Betriebsart eh nen großer L3, nur halt vergleichsweise lange Latenzen.

        Zu hohe Anzahl an gemeinsamen Zugriffen killt dich aber eh bei so ner Architektur. Du musst da einfach schon von Grund auf davon ausgehen, dass sowas einfach nicht passiert, und was eh nicht passieren darf, um das muss man sich auch nicht sooo große Gedanken machen bzgl Optimierung.
      • Von ruyven_macaran Trockeneisprofi (m/w)
        Zitat von PCGH_Carsten
        Ich bin mir da gar nicht so sicher, ob man so eine frühe Folie in der Hinsicht für bare Münze nehmen sollte. Ich würde am ehesten auf eine globale Synchronisation via L3 tippen.
        Der L3 bzw. dessen Elemente muss aber irgendwie angebunden werden. Und ein serieller Bus ist bei der Kernzahl sicherlich naheliegender (weil praktisch möglich), als eine extreme Crossbar, die jedem Kern einen direkten Zugriff auf alle Speicherbereiche erlaubt.


        Zitat von Skysnake
        Das Design an sich muss fertig sein, wenn der Chip 2015 raus kommen soll. Was jetzt noch kommt ist Implementierung und halt Lösen von Problemen bei der Umsetzung.
        frühe Folie, nicht Folie eines frühen Planungsstadiums
        Ich würde bei jetztigen Präsentationen auch nicht davon ausgehen, dass die Grafiken jedes technische Detail akkurat wiedergeben. Zum jetzigen Zeitpunkt präsentiert Intel nur die Eckdaten, die Grafiken dienen weniger der Wissensvermittlung und mehr der abstrakten Illustration. Ggf. weiß der Erstellende nicht einmal, wie die on-DIE-Interconnects aussehen.
      • Von Skysnake Lötkolbengott/-göttin
        Das Design an sich muss fertig sein, wenn der Chip 2015 raus kommen soll. Was jetzt noch kommt ist Implementierung und halt Lösen von Problemen bei der Umsetzung.

        An sich haut das Ding ziemlich genau in die gleiche Kerbe wie der Tilera was den Interconnect anbelangt.

        Man handelt soch sogar genau die gleichen Probleme ein mit den geteilten Memory-Pools und den daraus resultierenden Problemen des "geschickten" Prozessmapping aus die Cores, damit man nicht durch das gesamte Netzwerk immer und immer wieder die Daten schleusen muss... Das bricht so einer Architektur schnell das Genick. Man braucht einfach wieder ne hohe Datenlokalität.

        Unterm Strich aber wohl dennoch noch immer die beste Lösung, da man so die Wege halbwegs minimieren kann durchs Netzwerk und eben übers Mapping einiges noch retten Kann. Bei Speicher nur auf einer Seite wirds halt doof für die Cores die wieter weg vom Speicher sitzen.

        Der interessanteste Punkt ist aber eigentlich der 100Gbit/s Interconnect mit Connector ON PACKAGE! Das seh ich echt Problematisch. Wenn Sie, wovon ich ausgehe, eben den Cray-Interconnect direct mit auf den Chip packen, inkl Connector, dann brauchste eigentlich kein anderes Netzwerk mehr... Eigentlich ist es klar, dass so was kommen musste, aber ich habe ehrlich gesagt nicht erwartet, das es so schnell kommt und vor allem von Intel

        Die ganzen Hardwareausrüster wird das wohl Bauchschmerzen machen... Man hat halt praktisch nur noch ein Board von Intel, wo alles drauf ist und fertig. Intel nutzt da massiv ihre Größe aus.
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1099030
Xeon Phi
Intel Xeon Phi: Folien zu Knights Landing aufgetaucht - auch als Standalone-CPU mit 72 Silvermont-Kernen
Auf VR-Zone sind einige Folien mit den Spezifikationen zu Intels kommender Xeon-Phi-Ausbaustufe mit Codenamen Knights Landing geleakt, dessen Veröffentlichung als Co- sowie Standalone-Variante 2015 anstehen soll. Pro CPU werden 72 Kerne auf Silvermont-Basis sowie sechs DDR4-Channel mit bis zu 384 GiByte Kapazität vereint. Zusätzlich sind bis zu 16 GiByte MCDRAM verbaut, der mit 500 GB/s arbeitet. Als Double-Precision-Leistung werden pro Prozessor 3 TFLOPs angegeben.
http://www.pcgameshardware.de/Xeon-Phi-Hardware-256199/News/Intel-Xeon-Phi-Knights-Landing-Folien-aufgetaucht-1099030/
27.11.2013
http://www.pcgameshardware.de/screenshots/medium/2013/11/Intel_Xeon_Phi_Knights_Landing_1-pcgh.png
intel,xeon,supercomputer,server,cpu
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