SK Hynix: Neue 5-Bit-NAND-Technik setzt auf geteilte Speicherzellen
Auf der IEDM 2025 hat SK Hynix eine neue 5-Bit-NAND-Architektur vorgestellt. Die sogenannte Multi-Site-Cell-Technik soll deutlich höhere Leseraten ermöglichen und ein zentrales Skalierungsproblem klassischer PLC-Zellen umgehen.
Die Weiterentwicklung von NAND-Flash gerät seit Jahren zunehmend an physikalische Grenzen. Während TLC und QLC inzwischen etabliert sind, gilt Penta-Level-Cell-NAND mit fünf Bit pro Zelle bislang als schwer umsetzbar. Der limitierende Faktor ist dabei weniger die reine Speicherdichte, sondern die sinkende Zuverlässigkeit beim Auslesen immer enger beieinanderliegender Spannungszustände. Genau an diesem Punkt setzt der von SK Hynix vorgestellte Ansatz an.
Anstatt die Zahl der Spannungszustände innerhalb einer einzelnen Speicherzelle weiter zu erhöhen, verändert SK Hynix den Zellaufbau grundlegend. Die Multi-Site-Cell-Technik teilt eine 3D-NAND-Zelle in zwei voneinander getrennte Bereiche. Diese sogenannten Sites werden unabhängig voneinander programmiert und ausgelesen. Erst ihre Kombination ergebe den gespeicherten Datenwert. Damit verlässt der Hersteller bewusst den klassischen Skalierungspfad.
Quelle: SK Hynix
Links eine kreisförmige Multi-Level-Cell, rechts eine elliptische Multi-Site-Cell mit zwei getrennten Speicherbereichen und zugehörigen Spannungszustandsdiagrammen.
Jede der beiden Teilzellen arbeitet mit sechs Spannungszuständen. Zusammengenommen ergeben sich somit 36 mögliche Kombinationen. Für die Abbildung von fünf Bit werden allerdings nur 32 benötigt, während die verbleibenden Zustände als Reserve dienen. Diese zusätzliche Reserve soll die Abstände zwischen den relevanten Spannungsniveaus vergrößern und das Auslesen robuster machen.
Bei klassischem PLC-NAND müssen hingegen 32 Spannungszustände innerhalb einer einzigen Zelle unterschieden werden. Die dadurch stark verkleinerte Sensing Margin führt zu längeren Zugriffszeiten, höherer Fehleranfälligkeit und beschleunigtem Zellverschleiß. Durch die Aufteilung in zwei Sites versucht SK Hynix, diese Effekte gezielt zu entschärfen, allerdings um den Preis zusätzlicher Prozessschritte in der Fertigung.
Nach Angaben des Unternehmens werden beide Teilzellen parallel ausgelesen. Dadurch sollen sich nicht nur Stabilität und Lebensdauer verbessern, sondern auch die Performance. Auf der IEDM nannte SK Hynix Leseraten, die im Vergleich zu herkömmlichem PLC-NAND deutlich höher ausfallen sollen. Unter welchen Bedingungen diese Werte ermittelt wurden, wurde allerdings nicht näher ausgeführt.
Die Multi-Site-Cell-Technik ist Teil der sogenannten 4D-2.0-Entwicklung, an der SK Hynix nach eigenen Angaben bereits seit 2022 arbeitet. Ziel ist es, die Speicherdichte pro Zelle zu erhöhen, ohne den Fertigungsaufwand allein über immer höhere 3D-NAND-Stacks weiter zu steigern, die zunehmend komplex und kostenintensiv werden.
Aktuell handelt es sich allerdings um einen Forschungsstand. SK Hynix spricht von funktionierenden Teststrukturen auf Wafer-Ebene, machte jedoch keine Angaben zu Serienfertigung, Kosten oder konkreten Produkten. Damit bleibt offen, ob und wann Multi-Site-Cells den Sprung in den Massenmarkt schaffen.
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Quelle: Block and Files, Trendforce
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Ist natuerlich Bloedsinn, also das Abschreiben.
Der Rest, nicht so sehr! Sogar die Grundzahlen und das Teilen der Einheiten ist das gleiche bei mir. Finde ich also eine gute Idee, weil ich dieselbe in Gruen nutze fuer Spaeter mal wieder Interessanteres.