AMD künftig mit auf 256 Bit verbreiteter Gleitkomma-Einheit?
Geht es nach AMDs aktuellem Architecture Programmer's Manual, so sind künftig 256 statt 128 Bit breite Gleitkomma-Einheiten in kommenden Prozessoren denkbar - so könnte beispielsweise AVX in einem Rutsch berechnet werden und die theoretischen FLOPS verdoppeln sich.
Aktuelle Prozessoren von AMD, welche die Bulldozer- oder Piledriver-Architektur nutzen, bieten pro Modul eine Gleitkomma-Einheit (FPU - Floating Point Unit), die aus zwei 128-Bit-FMACs bestehen, welche bei Bedarf zusammen geschaltet werden können (etwa für AVX). Wie das derzeitige Architecture Programmer's Manual offenbart, plant AMD jedoch, zukünftig mit 256 Bit breiten FPUs zu arbeiten, was die theoretische Rechenleistung in FLOPS verdoppeln würde und es zugleich gestattet, AVX-Code in einem Rutsch zu berechnen.
Die Idee an sich ist nicht neu, Intel beispielsweise verdoppelt mit Haswell nicht nur die Übertragungsrate der L1- und L2-Caches, sondern verdoppelt auch die Breite der Gleitkomma-Einheiten auf 256 Bit. Wann AMD mit den verbreiterten FPUs anrückt, ist indes unklar - mit Steamroller bekanntlich nicht, auch bei Excavator dürfte der Hersteller noch an 128 Bit breiten Gleitkomma-Einheiten festhalten.
Ich glaube FMx soll dann kommen.
Bei Steamroller werden die Decoder verdoppelt.
Bisher gab es einen Decoder der 4 Befehle ausspucken konnte für 4-Integer-Ausführungseinheiten (2 Pro Kern) + FPU und mit Steamroller wird es pro Kern einen Decoder geben, welcher ebenso 4 Befehle ausspucken kann.
Diese zwei Decoder sind aber an einen Integer-Core gekoppelt, bisher war ein Decoder ja für beide Kerne zuständig.
Das ändert sich mit Steamroller, wo jeder Kern seinen eigenen Decoder bekommt, allerdings können beide auch für die FPU benützt werden.
Insgesamt können mit Steamroller dank der 2 Decoder doppelt so viele Befehle weitergegeben werden.
Bloß je nach Szenario braucht man auch nicht 4 Befehle und es gibt noch einige Konfliktsituationen wo es pausen gibt usw.
AMD meinte aber das dank des zweiten Decoders 30% mehr Instruktionen heraus kommen, also wenn das 1 zu 1 praktisch ankommt, wären das bis zu 30% mehr IPC.
Aber die Angabe galt nur für das Front-End, also es können natürlich 30% mehr Instruktionen weiter geleitet werden, aber ob von den 30% auch alle genau so ankommen darf bisher bezweifelt werden.
Muss man halt abwarten, was praktisch übrig bleibt.
Vielen Dank, genau das meinte ich
hoffentlich noch für AM3+ !?
512-Bit verbraucht mehr Platz und würde dir dann auch nur bei 512-Bit Instruktionen helfen, also bräuchtest du erst einmal eine Erweiterung von der ISA (Instruction Set).
Aber wenn man die Pipes auf 256-Bit erweitert, könnte man schon beide an einer 512-Bit Instruktion rechnen lassen.
Gerade halt wie es Bulldozer aktuell macht, 2x128-Bit Pipes berechnen eine 256-Bit AVX Instruktion.