Ivy Bridge: Das macht die neue CPU-Generation laut Intel sparsamer

Intels Scott Siers hat auf der ISSCC einige Details der kommenden Ivy Bridge-Generation offenbart. So wird es insgesamt vier Ivy Bridge-Typen geben, die sich hinsichtlich der Siliziumfläche unterschieden. Das Spitzenmodell soll auf einer Fläche von 160 Quadratmillimetern rund 1,4 Milliarden Transistoren unterbringen können. Darin inklusive ist bereits der größere der beiden zur Auswahl stehenden Grafikparts und trotzdem wird das Silizium laut Intel rund 26 Prozent kleiner ausfallen als beim aktuellen Sandy-Bridge-Pendant. Dieses bringt seine 1,16 Milliarden Transistoren auf einer Fläche von 216 Quadratmillimetern unter.

Eine Power Management Control Unit wird wie bereits bei Sandy Bridge für einen möglichst effizienten Betrieb verantwortlich sein. Die überarbeitete Einheit soll die Leistungsaufnahme weiter absenken, indem sie die Serienstreuung besser ausnutzt. Der L3-Cache ist in Kacheln aufgeteilt und kann sich Stück für Stück abschalten. Hinsichtlich des Turbos gibt Scott Siers zwar an, dass über 4 GHz möglich wären, derzeit scheint dies für Desktop-Prozessoren aber nicht vorgesehen. Wie bereits zahlreiche Leaks zeigten, dürfte die Frequenz nur unwesentlich höher ausfallen als bei der aktuellen Generation.

Ivy Bridge soll sich überdies aus Transistoren unterschiedlicher Gattung zusammensetzen. Die insgesamt drei verschiedenen Modelle unterschieden sich in ihren Leckströmen und der Geschwindigkeit. Ungefähr 70 Prozent der schnellen Funktionsblöcke setzen sich laut Intel aus Transistoren mit normalen Leckströmen und einer hohen Leistung zusammen, 30 Prozent aus Transistoren mittlerer Geschwindigkeit und geringeren Leckströmen. Die unkritischen Chipbereiche bestehen dagegen zu drei Vierteln aus mittelschnellen Transistoren, während sehr sparsame aber auch langsamere Modelle das verbleibende Viertel besetzen. Letztere sollen im Vergleich zu den schnellsten Transistoren nur ein Zehntel des Leckstromes aufweisen.

Ebenfalls auf Sparsamkeit habe man die PCI-Express 3.0-Anbindung und die 14 PLL-Schaltungen ausgelegt. Serienstreuung gleicht Intel unter anderem mit Reservezonen aus. Erreicht ein L3-Cache SRAM-Bit nicht die angepeilte niedrige Spannung, kommt eine Reservezone zum Einsatz, sofern diese besser mit den Werten zurechtkommt.

Quelle: Heise

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