Intels Knights Corner für Raytracing und mehr: MIC mit 50 Kernen, 22 nm und Tri-Gate-Transistoren

Auf der in Hamburg stattfindenden International Supercomputing Conference 2011 gab Intel heute Details zur Many-Integrated-Core-Architektur (MIC) bekannt. Nachdem Intel das HPC- und Grafikkarten-Projekt Larrabee abgesagt hatte, wurde die zugrunde liegende Architektur, nun als Intel MIC bezeichnet, als Grundstein für ein Ökosystem massiv paralleler Berechnungen verwendet. Dieses als Knights Ferry bekannte Entwickler-Kit sollte die Basis für künftige HPC-Bemühungen seitens Intel bilden.

Intels Knights Corner: Software-Umgebung
Nachdem Knights Ferry auf der ISC 2010 angekündigt und mit einer ersten Demo präsentiert worden war, begannen weltweit 10 Entwicklerteams, für diese Architektur zu programmieren. Die Anzahl wuchs beständig und erreichte nach 25 Ende 2010 nun knapp 50 Partner. Für Ende 2011 hofft Intel, 100 Entwicklungsprojekte unterstützen zu können, die die Many-Integrated-Core-Architektur nutzen. Das NCSA, das National Centre for Supercomputing Applications, war im Herbst 2010 eine der ersten Institutionen, welche zwei MIC-Systeme erhielt und sich zunächst auf die Möglichkeiten der Tools und Programmierbarkeit stürzte. Danach portierte man den "non-bonded force field benchmark", welcher für alle hauseigenen Beschleunigerplattformen zum Einsatz komme, auf die MIC-Architektur. Zurzeit arbeite man noch an der Feinabstimmung einer astronomischen Anwendung, welche eine 2-Point Angular Correlation berechne - bereits jetzt sei der Code der herkömmlichen CPU-Implementierung überlegen. Wie viele CPUs gegen wie viele MICs antreten, verriet man jedoch nicht.

Da im HPC-Bereich seit Jahren massiv-parallel mit Tausenden von Kernen gearbeitet wird, ist hier rein von den verwendeten Algorithmen her kein großes Umdenken der Entwickler nötig - und genau darin sieht Intel auch einen Vorteil der hauseigenen MIC-Architektur. Denn im Gegensatz zu Portierungen auf umfunktionierte Grafikprozessoren versteht sich die MIC auf den x86-Befehlssatz samt einiger Erweiterungen wie den breiten Vektoreinheiten. Dank der von Intel bereitgestellten Tools, so stellten der Prozessorhersteller und einige Partner heraus, gehe der Umstieg auf Knights Ferry sehr schnell vonstatten. Die Portierung des SMMP-Proteinfaltungscodes im Forschungszentrum Jülich sei in nur drei Tagen erfolgt, das LRZ konnte den grundlegenden Algorithmus (Tifa MMy Matrix Multiplikation) sogar in nur drei Stunden auf die neuen Prozessoren übertragen. Anhand eines Codebeispieles von SGI wurde gezeigt, wie bereits per Open MP parallelisierte (x86-)Programmierung mit nur einer einzigen zusätzlichen Befehlszeile auch die MIC-Coprozessoren nutzen könne.



Knights Corner - die erste Implementierung
Für 2012 steht, wenn alles weiterhin nach Plan verläuft, der Start von Knights Corner an. Diese erste kommerzielle Implementierung der MIC wird in Intels 22-nm-Prozess hergestellt werden und bereits über die kürzlich angekündigten Tri-Gate-Transistoren verfügen. Die derzeitige Planung sehe Produkte mit mehr als 50 Kernen vor, wie Intel bereits auf dem IDF andeutete.

Über weitere Details wie etwa die Transistorzahl oder die endgültige Taktrate schwieg Intel sich aus; auch auf die Nachfrage, ob Knights Corner bereits per PCI-Express 3.0 angebunden sein würde, wollte Intel nicht eingehen. Aktuelle Entwicklerboards mit dem Codenamen Knights Ferry (KNF D0 Si) werden noch im 45-nm-Prozess hergestellt und laufen mit 1,2 GHz Chiptakt und binden 2 GiByte GDDR-5-RAM mit 1.800 MHz an. In speziellen Demosystemen zeigen Intel und Partner auf der ISC 2011 damit Anwendungsperformance im hohen dreistelligen GFLOPS-Bereich, mehr als 1 TFLOP im SGEMM-Benchmark und bis zu 7,4 SGEMM-TeraFLOPS in einem 4U-Server. Pikant: Obwohl man bei Intel offiziell nicht mehr gern das L-Wort ("Larrabee") hört, weist Intel in den Systembeschreibungen am Ende der Präsentation die Kernel-Driver für die Knights-Ferry-Entwicklerkits noch als Larrabee aus.


Intel MIC - wohin führt der Weg?
Neben potenziellen Desktop-Anwendungen wie dem bereits seit einiger Zeit gezeigten Raytracing auf Knights Ferry-Entwicklersystemen (s. Video), muss innerhalb von sechs Jahren noch ein ganz anderes Problem gelöst werden. Die Planungen für künftige US-Supercomputer sehen nämlich ExaFLOPS-Systeme bis 2018 vor. Verglichen mit dem heute vorgestellen, derzeit schnellsten Supercomputer, dem 8,7 PFLOPS schnellen, japanischen Riken auf Basis von 548.352 Sparc-VIIIfx-Kernen (68.544 CPUs) muss die Rechenleistung dafür noch um Faktor ~115 steigen. Das größte bis dato ungelöste Problem auf dem Weg zum ExaFLOPS heißt dabei: Energieffizienz.